本系列文章的第一部分涵蓋了抖動（jitter）的基本觀念，包括與ADC時脈相關的抖動，以及取樣訊號對抖動的影響，推導出由抖動所造成的SNR基礎表示式。接著，討論了不同的類型的抖動與其來源，以及取樣-時脈相位雜訊與抖動間的關係。總結前文，其以圖表描述時序裝置的功能性方塊及可達成特定應用所需效能的可調整參數。

本文第二部分將著重於設計的系統層次，一開始將檢視特定的從多模組、單頻道架構到單模組架構的通訊系統等問題。單模組架構藉由取樣在高中頻的寬頻、多頻道訊號，將多頻道處理轉移數位領域，這些架構通常使用亞奈取樣（sub-Nyquist sampling）。接下來會討論ADC效能演進的含意，並且回顧在亞奈取樣下取樣時脈相位雜訊的影響。最後闡述如何分析與此時脈抖動相關的多重、無相關的雜訊源對整體SNR的影響，並且舉例描述針對不同的ADC解析度要求不同的抖動。

《圖一　多模組架構》

多媒體領域發展趨勢

在多媒體領域中有一項重要的趨勢，也就是擴展數位化的疆域，以獲取由摩爾定律（Moore’s Law）與其他數位領域已建立的既有優勢。但由於類比電路並未遵循摩爾定律發展，因此在尺寸與功耗方面，在類比領域中並未像數位領域世界取得重大進展。有鑑於上述因素，通訊系統設計師只好採用更高的中頻與更大的頻寬、將對資料轉換器與相關的時脈裝置需求增加，並將愈來愈高的頻率類比領域訊號轉換至數位領域，以求獲得摩爾定律的效益。

美國國家半導體對此趨勢進行回應，以更高的頻寬與時序裝置設計出更高速的資料轉換器，使其達到最佳的效能。其8位元ADC08D1500取樣頻率每秒為1.5千兆（在雙邊緣取樣模式下為3GSPS），輸入頻寬為1.7GHz之下，具備優異的效能（>7ENOB）。它的LMX2531 VCO/PLL可以提供遠低於1皮秒RMS抖動的取樣時脈效能。這些裝置已經讓系統設計師可以針對數百萬赫茲的IF頻率寬頻帶、多重頻道訊號進行取樣。除了在資料轉換器裝置效能增益之外，使用帶通取樣或亞奈取樣是系統的另一個關鍵。當此技術允許更實際的取樣頻率，它同時也對雜訊分析以及它對資料轉換器需求的影響帶入額外的維度。本文最終將檢視一些在決定時序裝置需求，特別是抖動，必須考慮系統階層的問題。

另一個明顯的趨勢是更高的功能性整合。在通訊領域中，如所示在核心採用單一裝置的架構，逐漸取代如(圖一)所示的多模組架構。不論在此架構中伴隨而來的明顯的技術挑戰為何，其帶來的效益非常吸引人：簡單、靈性與高性能。

《圖二　單一、高效能ADC實現法》

系統階層驅動器設計

設計師熟知系統階層對設計選擇的影響，並認識到在系統中所作設計的效能所帶來的影響。(圖三)為假設的範例，顯示裝置從目標系統上傳串流。設計師必定了解其效能，但不一定能控制或甚至影響它。特別是當必須配合提供對ADC的界面，上傳串流裝置與系統會引入雜訊並且變更頻道特性（增益、頻率響應等等）。

《圖三　端點到端點之訊號路徑》 - BigPic:849x194

如(圖四)顯示多頻道訊號在數位領域的頻道化。對多頻道訊號進行取樣，由於ADC有更高的頻寬，所需的訊號的功率增加且雜訊功率也增加，因此可增加其在ADC界面的動態範圍需求。多頻道訊號也具有更高的峰值對平均值功率比（PAR），這表示在對單頻道訊號進行取樣時，一般的ADC動態範圍被額外的邊際消耗掉。綜合上述，這些現象會增加所需ADC解析度。由於取樣流程中在ADC輸入端的中頻雜訊的雜訊混疊未受控制或未被列入考慮，亞奈取樣可能對SNR有負面的影響。

《圖四　取樣與混頻》

最後，SNR為關鍵的效能指標。在取樣資料系統中，設計師必須與雜訊源搏鬥，例如熱雜訊、LO相位雜訊、在ADC界面上的串音與突波。在ADC內部，有雜訊來源例如雜訊、電源雜訊、1／f雜訊、量化雜訊、在取樣時脈上的相位雜訊、量化器非線性（DNL、INL）、與交錯結構、頻道不匹配。在選擇ADC解析度、取樣頻率、訊號處理演算法時，設計師必須將上述潛在的雜訊來源列入考慮。此外設計師也要設計從ADC出發的訊號路徑上傳串流，設計的選擇對上傳串流路徑的影響也必須要列為影響系統取樣資料部分效能的考量因素。

了解上傳串流影響的效應是重要的，因為它們會限制設計師可用的雜訊裕度。量化雜訊裕度讓設計師可以指定用於系統中的取樣時脈或資料時脈所需的效能。本文第一部分討論了取樣時脈相位雜訊（或抖動）是如何對SNR有直接的影響。時域上的相乘是頻域上的卷積。輸入端完美的正弦波（頻域上的脈衝）在與其他含有雜訊的正弦波混頻之後會變成輸出端含有雜訊的正弦波，這類似ADC中的取樣操作過程。本文下一部分也將說明如何分析與時脈抖動相關的多重、無相關的雜訊源對整體SNR的影響，並且舉例描述針對不同的ADC解析度要求不同的抖動。

---作者任職於NS美國國家半導體介面部門---

要了解相位雜訊對取樣時脈的影響，可重新檢視取樣操作的數學。輸入訊號，x（t）與一串完美的脈衝相乘表示理想的取樣操作（4）。此流程產生一個取樣數值的串流，y（nT），如下列公式所示。

（1）

在數學運算裡，時域上的相乘與頻域上的卷積為一體兩面。然而，時域上理想的脈衝串可轉換為頻域上的脈衝串。頻譜上的訊號進行卷積只會造成相似的週期性數位訊號的訊號頻譜。

實際上，取樣波形既非完美的脈衝，在時間上也不穩定。比較實際的做法在某個非常短的時間窗，將最後的取樣電壓當作輸入訊號的加權平均。然而，由於關心時脈抖動的影響，因此將繼續使用脈衝作為取樣波形，但包含了抖動項。如果時脈抖動的效應有列入考慮，則脈衝函數的衰減項中會包含隨機成分，j。一般而言，j 會以具有平均值為零與標準差為 j的高斯（Gaussian）隨機過程來建立模型。取樣的訊號現在變為：

（2）

公式 2 顯示輸入訊號是被抖動取樣函數所展開。基本上， 項會造成微小、殘留的頻譜偏移（調變）因而將訊號頻帶展寬。圖5顯示此效應。

圖5：帶通取樣

這裡採兩個步驟來描述公式 2所顯示的效應。抖動項會將原始的訊號頻譜進行調變，如圖5（a）所示（包含取樣時脈）。圖5（c）顯示在亞奈取樣之後的數位、抖動-調變的頻譜。抖動對訊號頻帶有兩個影響。首先，抖動所造成殘留的展頻（由於相近的-同相位雜訊 - 圖5（b））直接對頻帶內的SNR造成劣化。其次，亞奈取樣造成頻帶外的雜訊，而混疊在訊號頻帶中，因此更增加雜訊背景值。在圖5（c）中，「跨過」的倍數（標為垂直的虛線）頻率邊界的頻帶外的雜訊， 會反折回訊號頻帶。如果此頻帶外雜訊足夠高，會嚴重提高雜訊背景值。這些複合的效應強調相近的同相位雜訊與距離時脈頻率很大的偏移處的相位雜訊的重要性。此效應可以藉由增加取樣頻率作某種程度的消除，但這也會造成影像在頻率上展開得更寬，而且要對需要處理的取樣數量增加進行取捨。然而在某些應用上，這仍是一種可接受的取捨。此範例也強調訊號路徑中的濾波以限制在 ADC 輸入端的頻道外雜訊的重要性。

下一部分會檢視如何結合數個雜訊來源的效應表示為時脈抖動的公式，以了解不同的來源的影響並且定義一個時脈抖動上限。此範例會結合熱雜訊、量化雜訊與取樣時脈相位雜訊。如果假設各個這些雜訊來源彼此是獨立且不相關的（合理的假設），則複合的 SNR可以表示為下式：

（3）

雖然常認知的SNR是在對數單位下所表示，但注意上式的每項都是以線性單位表示的數值。在第一式中使用變異數的表示法來強調處理隨機過程，它甚至可以包含所需的訊號。

為了找出各雜訊源的SNR，從熱雜訊開始。出現在特定的固定頻寬 f 中的熱雜訊功率為雜訊密度乘上 f：

Pth-noise = N0 * f = 2T，其中 N0 = 雜訊頻譜密度，單位為 W／Hz。

要在ADC 輸入端設定數值 N0 需要設計師進行一個端點到端點的訊號路徑分析以找出系統雜訊指數。參考3，各個次系統（接收器、訊號分配放大器、分歧器、與電纜線）具有相對應的增益與雜訊指數，整合以上獲得如下列公式所示的最後的系統雜訊指數（關於更完整的雜訊指數的討論，請參見 [1]）。

, （4）

其中下標表示路徑中相連接的次系統（或元件），而參數 Fn 與 Gn 為分析中所包含的各個次系統或元件的線性數值雜訊指數與增益。

如果在訊號路徑上有數個元件，讓設計看起來可能相當複雜。但有一個拯救的方法是 -- 路徑中第一個元件會主導最後的系統雜訊指數。注意相連接的次系統或元件都列入計算中，其對雜訊指數的貢獻與其和上傳串流次系統增益乘積成反比，也就是說，各下傳串流次系統或元件對整體雜訊指數具有快速削減的效應。有經驗的系統設計師了解此點，因此路徑中第一個元件通常是低雜訊放大器，基本上它會將系統雜訊指數設定在很低的數值。因此，如果有非常大量來自ADC的訊號路徑上傳串流，可藉由只觀察路徑中前面幾個次系統（元件）就可獲得系統雜訊指數良好的合理估計。一旦可估算 NFsys 數值，就可使用公式 5來找出ADC 輸入端的雜訊功率頻譜密度（單位為 dBm/ Hz）：

（5）

此功率頻譜密度相當重要的因素有二。首先，具有寬的輸入頻寬的ADC可能招致動態範圍損失，因為雜訊功率（2T）正比於頻寬。其次，雖然基頻的處理通常包含濾波器的步驟，以消除未落在所需頻帶內的雜訊，但殘留的頻帶內雜訊對整體的SNR的計算也會有貢獻。在對數單位中，雜訊功率為頻譜密度的對數加上所考量的頻寬取 10log的值：

（6）

要找出在所需頻帶中的雜訊功率（單位為 dBm），取代訊號頻寬為 fBW:

（7）

如果單位為 dBm訊號功率已知，可扣除雜訊功率以獲得單位為 Db的SNR 值，並將之轉換為線性數值。或者可以將雜訊功率轉換為等效的 RMS 電壓，並將 SNR 以 RMS 電壓來表示：

（8）

本範例中第二個雜訊源為量化雜訊。ADC解析度限制會引入量化雜訊（如圖6所示）。圖中顯示一般的平移二元量化器的轉換函數。水平軸表示量化器的輸入電壓範圍，分為1 LSB的固定間隔。各個輸入電壓的取樣值對應到這些區間中的一個。

圖6：量化器模型

基本上，量化器將取樣的電壓數值無條件捨去法截取出量化區間中最接近的的整數值。在圖6，任何Vin = V（nTs）落在區間 [7／2,9／2] 的數值會對應到數位數值 0100。如果將此數位數值轉換回電壓時，可能會指定一個7／ 2 =（7／ 2）*（Vref／ 2N）的數值。實際上，真實的電壓數值是更大的，因此量化器會引入誤差電壓，Ve。此誤差項（量化雜訊）可視為真實訊號數值的外加雜訊。因為任何組合的輸入電壓數值落在特定量化區間的的分佈密度是均勻的，因此誤差項的分佈密度項，或稱為量化雜訊，也是均勻的。量化雜訊功率為此誤差項的變異數，即：

（9）

要找出關於此ADC 輸入端量化雜訊功率，將之除以輸入電阻 R。最後，將之除以 Fs／2，可算出量化雜訊功率頻譜密度：

（10）

在將此項轉換為對數單位dBm之後，如同熱雜訊一樣，可計算出頻帶內的量化雜訊功率，並使用功率值或 RMS 電壓值來計算出 SNR。注意此量化雜訊功率頻譜密度與ADC 解析度（N）和取樣頻率（FS）有反比的關係。因此，如果以RMS 電壓項來表示SNR，可研究不同的解析度與取樣頻率對 SNR的影響。

（11）

如果取樣時脈沒有抖動，則訊號頻帶中（頻帶內）的雜訊功率頻譜密度會是熱雜訊與量化雜訊的和（在此範例中）。在此情況下，最底線的 SNR 為：

（12）

在公式 12中，設計師可以使用這些 SNR項來合成不同的參數的效應，例如取樣頻率與ADC 解析度。可以研究這些參數的影響，以定義出以符合目標 SNR（或 ENOB）的邊界值。在完成這樣的工作嘗試選擇N 與 FS的數值之後，可以引入由於取樣時脈抖動所造成的 SNR劣化。在本文的第一部分中顯示由於取樣時脈抖動造成的SNR 為：

（13）

很重要的是要記住在此公式中 j 實際上是時脈RMS 抖動加上ADC 的RMS 孔徑抖動的方和根（root-sum-square）值。針對由於抖動造成的SNR使用公式 13，並將之與公式 3 與 12結合，可以建立形成底限SNR的抖動與 SNR 劣化裕度的參數：

（14）

在公式 14中，x 為總 SNR 中由於抖動造成的特定可接受的劣化值（單位為 dB），fsig 為所使用的訊號的最高的頻率，以及上述其他的參數。可以根據不等式來設定抖動上限。或者，只要針對特定的應用定義一個目標（最小可接受的）SNR ，並且使用修正的公式 14：

（15）

以WCDMA 系統為例，其訊號中心頻率為245 MHz、頻寬為5 MHz、操作在61.44 MSPS的取樣頻率。自動增益控制電路放在ADC 前面，設定用來對訊號功率作平均，在 ADC 輸入端產生 -10 dB 全刻度的（dBFS）訊號。ADC 輸入範圍為 1 Vp-p，且ADC 輸入端在 5 MHz 頻寬中的熱雜訊功率設定為 -90 dBm。圖 顯示三種不同的 ADC 解析度：8、10、與12 位元的圖形。在三種情況中，以量化雜訊設定雜訊背景值。各個情況中，曲線顯示當抖動增加時，SNR會劣化。對於12-位元 ADC而言，即使當 SNR 從 72 dB 劣化到 59 dB，最大的抖動限制仍可維持在低於 1 皮秒

。

圖7：抖動與SNR關係圖

結論

本文討論在使用帶通取樣來實現高效能多頻道、數位接收器架構時，系統設計上所面臨的挑戰。對於 ADC而言，要有非常高的輸入頻寬與高取樣頻率。本文中強調系統觀點的設計，亦即設計選擇，例如 ADC 速度與解析度，以及取樣時脈需求，可由來自ADC 界面上傳串流來定義系統特性。在系統的前端選擇適當的低雜訊放大器 (LNA)，對整體雜訊指數具有重大的影響，也會影響設定ADC 輸入端雜訊密度。此外，低雜訊取樣時脈的產生與分配也會主導系統的效能。由於抖動造成的取樣雜訊對整體 SNR 影響，因此必須搭配所有其他的雜訊源造成的影響一起評估，例如熱雜訊與量化雜訊，以決定達成所需的頻帶內 SNR所需的取樣時脈效能。

美國國家半導體致力於研發類比訊號路徑。美國國家半導體的 DCS 部門目前提供具有非常寬的輸入頻寬與多重 GSPS取樣頻率的高速 ADC，同時，放大器部門憑藉美國國家半導體的 VIP10 製程技術，提供表現優異的高速度放大器。最後，美國國家半導體界面部門的精確時序組(Precision Timing Group)提供新一系列特別是針對需要提供資料轉換器的時脈應用的高效能（低於1 ps 的抖動）時序裝置。以上使通訊系統可朝向更高度整合、更高效能的設計演進，並支援全球多媒體系統的成長。

參考s

[1] T. T. Ha，數位 衛星 通訊，2nd Edition，McGraw-Hill，New York，1990.

[2] M. E. Waltari, K. A. I. Halonen，低電壓與高速度A／D轉換器電路技術，Kluwer Academic Publishers，Boston，2002.