由於本身設計的關係，類比數位轉換系統容易產生雜訊，而這些雜訊主要來自三方面：

第一、二種雜訊的多寡主要取決於系統選用哪一種類比數位轉換器。第三種雜訊主要是因為工程師設計電路（尤其是時脈脈衝傳送線路）時考慮不周所導致。若時脈訊號出現干擾性的抖動，再加上時脈傳送線路的設計和路徑選擇欠缺周全，時脈傳送線路便會在進行類比數位轉換的過程中，透過感應產生干擾性的雜訊。

理想的無抖動（Jitter-free）時脈脈衝

抖動是波形的周期性變化，若類比數位轉換器的取樣時脈出現抖動，雜訊便會增加。事實上，高頻輸入類比訊號轉為數位訊號時，往往會出現抖動，而抖動是產生雜訊的主要原因。

產生雜訊的原因是因為類比數位轉換器的時脈脈衝出現抖動，改變了訊號的取樣時間，導致取樣訊號的輸出電位也隨著改變。

例如，在波形每一周期的同一點進行取樣時，若時脈脈衝出現抖動，這時所取樣訊號的電位可能會在1.14～1.15V之間波動，亦即波幅達10mV。換言之，類比數位轉換器的輸出訊號會有10mV的雜訊。對於解析度只有6位元或8位元的轉換器來說，問題可能不大，但對於解析度更高的轉換器來說，問題可能相當嚴重。

時脈脈衝的抖動幅度不能超過某一極限，否則系統的訊號雜訊比（SNR）便會受到影響，而這個抖動幅度的最高極限取決於類比數位轉換器的解析度以及輸入訊號的頻率。利用以下公式可以計算達到影響訊號雜訊比的最高抖動極限：

《公式一》

在上述公式中，n是類比數位轉換器的解析度，fin是輸入訊號的頻率。大部分系統設計工程師都喜歡採用2的n次方（2n）作為倍數，但即使採用這個倍數也只可將雜訊局限在1最低有效位元（LSB）之內。採用2的n+1次方（2(n+1)）作為倍數可將雜訊局限在1/2最低有效位元，亦即實際上完全沒有雜訊。有一點需要留意，上述公式沒有將類比數位轉換器的取樣率以及輸入訊號的振幅計算在內。

為了可以準確評估系統設計的優劣，必須輸入穩定的訊號，換言之，輸入訊號必須是單一頻率訊號，而且盡可能達到上述公式所界定的無抖動標準。但這些訊號即使來自最好的訊號產生器，都會帶有諧波及雜訊，其電位比類比數位轉換器所產生的訊號還高。因此為了確保傳送往類比數位轉換器的訊號屬於單一頻率訊號，必須採用具有窄截止頻衰減（narrow stop-band attenuation）功能的窄帶通濾波器。無論如何衰減不得低於20 log 2n，而n是類比數位轉換器的解析度或位元數目。

《圖一　時脈脈衝的抖動幅度》

評估系統設計的優劣時，應注意其佈局是否周密，以確保可將雜訊減至最少，對於解析度為8位元或以上的轉換器來說，更應如此。

(圖一a)顯示不同輸入頻率及解析度只要不超過其抖動幅度的最高極限，便不會對系統的訊號雜訊比有任何不利的影響。上述測試採用三款不同的類比數位轉換器，分別是8位元200Msps的轉換器、10位元80Msps的轉換器以及12位元66Msps的轉換器。圖一(b)與(a)基本上完全相同，唯一的分別是垂直座標的比例倍數已放大。

據圖一(b)顯示，若採用高解析度轉換器並以極高輸入頻率進行作業，表面上好像無法完全消除雜訊透過感應而產生的抖動。但只要小心選擇產生時脈脈衝的電路，採用較好的方法將時脈傳送線路與類比數位轉換器連接一起，以及妥善處理線路設計及佈局問題，便可大幅提高資訊擷取系統的整體效能。

一般來說，時脈脈衝產生器不應採用RC計時電路及邏輯閘電路，最低限度對於高速類比數位轉換器來說，這樣的設計並不合適，因為這些計時電路會產生大量抖動。如果訊號轉換系統的速度較慢，尤其是轉換直流電訊號的系統，那麼採用的邏輯閘切換率即使遠遠低於其最高極限仍可接受。

時脈脈衝產生器可以利用分頻器組建，但這樣的設計效果並不理想，因為分頻器與簡單的邏輯閘電路同樣有抖動的問題，而且越多級的時脈脈衝產生器會產生越多抖動。鎖相迴路也會產生抖動，這個缺點早已廣為人知，因此不是組建時脈脈衝產生電路的理想零組件。

《圖二　將 ECL 電位輸出轉為TTL電位輸出》

＜註：可以利用簡單的邏輯閘電路或分頻器產生高速時脈脈衝，但這樣會同時產生大量抖動。內含低抖動石英晶體的現成振盪器是較理想的選擇，更可為振盪器添加另一電路，將ECL電位輸出轉為TTL電位輸出。＞

圖二顯示另一可提供低抖動時脈脈衝的電路。Pletronics及其他振盪器製造商皆生產這類振盪器，條件是訂購量必須夠大。此外，這個設計也顯示NTE Electronics以外的其他廠商所推出的NTE65代用品未必能為這個電路提供足夠增益。

減少時脈雜訊

時脈脈衝產生電路容易產生抖動訊號，其中的原因很多，不周詳的設計只是其中的一個原因，其他的因素如劣拙的線路佈局、時脈傳送線路的接地方式以及來自其他訊號源的電能潛入時脈傳送線路等，都會為線路添加抖動可能性。只要將通往類比數位轉換器的時脈線路（trace）縮至最短，便可減少潛在的時脈雜訊。時脈脈衝產生器最好設於類比數位轉換器的旁邊。若無法這樣，一旦時脈傳送線路的長度超過時脈上升時間除以6與電路板訊號傳輸率的乘積，時脈線路應視為傳輸線路。以採用FR4物料製造的電路板為例，典型的傳輸率約為每毫米（mm）6微微秒（picosecond），時脈線路應視為傳輸線（Transmission line），應設有恰當的終端電阻。

時脈線路有多種終端連接方式，其中以設於訊號源的串列式終端電阻最為簡單，且應清楚知道時脈傳送線路的阻抗，若時脈傳送線路的阻抗為100Ω，而驅動阻抗為50Ω，在這兩個前提下，若想再添加另一與驅動器串聯一起的50Ω電阻，以便將總阻抗提高至100Ω，那麼終端電阻必須設於時脈傳送線路上的某一特定位置，以確保終端電阻與驅動器之間的距離不超過上升時間除以6與電路板訊號傳輸率的乘積。

有時上述公式採用的倍數是3而非6。一般來說，3也可接受，但為了確保計算結果的準確度，採用6作為倍數較為妥當。

如果添加了終端電阻仍無法解決雜訊問題，則須採用交流電終端裝置。交流電終端裝置是連接時脈傳送線路與接地的串列式RC電路，必須置於最靠近類比數位轉換器的時脈接腳。交流電終端電阻的電阻值也就是時脈傳送線路的阻抗。決定電容值時，必須確保電容值與時脈訊號上升時間的乘積大於線路來回延遲時間的兩倍。

選擇時脈訊號路徑必須謹慎，例如盡量避開會受其他訊號影響的時脈傳輸路線，以免彼此之間產生不良的影響。

此外，時脈傳送線路不應太過接近其他高速數位訊號源，因為這些訊號源將擴大時脈訊號的抖動幅度。時脈傳送線路也不應設於類比訊號源的附近，以免類比電路透過感應產生雜訊。

由於設計上有這些限制，因此線路佈局變得相當複雜，但最終目標是要將時脈傳送線路的長度盡量縮短，以及確保這些時脈傳送線路能夠盡量遠離低電位的類比電路以及高速數位電路。

時脈傳送線路的兩旁也建議加設保護線（guard trace）裝置。這些保護線可做為時脈傳送線路的同軸電纜，更有效地控制阻抗。雖然保護線不能保護接地免受雜訊干擾，但仍可將干擾接地的雜訊減至最低。系統只要設有時脈傳送線路，在相關線路又要驅動並非很大的阻抗的情況下，系統必定會產生電流，而接地必定會有時脈雜訊。換言之，雖然無法可將電路板接地層的雜訊完全消除，但也應儘量將雜訊對接地的干擾減至最低。

以上的說明配合完善的時脈電路設計將可大幅改善資料擷取系統訊號雜訊比（SNR）。（本文由NS美國國家半導體提供）