舊式個人電腦的串列埠、平行埠、鍵盤控制器、軟碟控制器及其他類似的輸入／輸出介面大都採用離散式電路；科技的進步大幅提高晶片的效能，令 SuperI/O（SIO）晶片不但可以將這些功能整合一起，而且還可為系統的電源供應添加關閉及喚醒控制功能。SIO 晶片已成為萬能的邏輯晶片，可為各種不同的系統功能提供支援。原本由系統晶片組支援的舊式功能都可改由 SIO 晶片支援，直到這些舊式功能完全淘汰為止。ATA 由平行方式過渡至串列方式便是一個好例子。晶片組已不再支援平行 ATA 介面。這種平行 ATA 介面功能暫時仍由 SIO 提供，一旦平行 ATA 驅動器完全被淘汰，SIO 便不再提供這種介面。

由於處理器的效能不斷提升，令系統功耗不斷增加，因此系統必須加設熱能監控及扇速控制功能，部分系統更需要加設電壓監控功能。初時，這些功能都由離散電路提供，這類晶片一直利用 I2C 或 SMBus 介面 1,2 傳送資料。但為了節省成本及縮小體積，系統設計工程師不得不改用 SIO，以便將這些功能整合一起。若要有效監控中央處理器的遠程熱二極體及電壓幹線，便需要採用類比混合訊號電路。SIO 晶片已改用混合訊號的設計，現在再將遠程二極體溫度介面、類比電壓輸入及不可缺少的類比數位轉換器等功能特色整合一起。

SOI晶片的新時代挑戰

目前的 SIO 晶片都透過低腳數匯流排與系統晶片組互相通訊。新一代的系統功能需要像 PCI-Express 這樣的標準系統匯流排為其提供支援，以便系統內各個不同組成部分可以相互通訊。許多舊式的功能如 PATA、USB 及 1394 已陸續改由 SIO 負責支援，而預期其他的舊式功能如 PCI-E 開關功能及 PCI-E 至 PCI 的橋接功能也會改由 SIO 負責支援。這個趨勢使 SIO 晶片不得不大幅增加其電晶體數目，晶片體積也因此大增。但 SIO 晶片必須採用更為精密的製程技術才可縮小晶片體積，降低生產成本，以及確保開關速度達到要求的水平。SIO 晶片採用的製程技術越精細，其數位系統便越能充分發揮其效能，但類比系統的效能則會大受影響。對於數位電路來說，製程技術越精細，所要求的晶粒便越小；如(圖一)所示。

《圖一　數位電路的晶粒體積與採用的製程技術成正比（單位：μ）》

但 0.25 微米以下的類比電路無需採用大幅縮小的晶粒，即使需要支援同樣的動態範圍，晶粒體積甚至加大也不成問題；如(圖二)。SIO 晶片的高速數位時鐘會產生基體雜訊，以致影響高靈敏度類比電路的效能。以遠程二極體溫度感應器為例來說，電位只要出現約 241(V 的轉變便會令溫度出現 1℃ 的變化 3。高速數位開關功能會很易產生大量雜訊。

《圖二　類比電路的晶粒體積不一定因為採用了更精密的製程技術而縮小（單位：μ）》

此外，用以測試混合訊號晶片的生產測試系統一般都比較慢，而且涉及的工序比純數位系統複雜，因此需要更先進的測試設備，令整合了類比電路的SIO 晶片成本上升。SIO 晶片通常裝設於系統電路板上靠近輸入／輸出連接器的位置，而這些連接器一般都裝設於底板上。根據大部分例子顯示，若採用這樣的設計，SIO 晶片便必須裝設於電路板上的另一面；換言之，與需要監控的混合訊號電路剛好設於相反的一面。這個設計的缺點是很難將類比訊號傳送到 SIO 晶片，而太長的線跡（trace）也很易感生雜訊，以致降低系統的準確性。

解決類比功能對SOI晶片電路造成之影響

SIO 晶片若加設可以監控系統狀態的類比功能，便會增加生產及測試成本，而元件佈局、系統電路設計及訊號的傳送路徑等也很難加以配合，何況還會影響系統的準確性及效能。因此必須採用全新的設計，將提供系統監控功能的類比與數位電路分開。

沿用一向採用的 I2C 或 SMBus 離散式感應器也是一個可行的方案，但這個方案雖然實際上可行，其效果並不理想。若採用 I2C 或 SMBus 介面，每一感應器便需加設大量數位電路，不但要加大感應器體積才可配合，而且設計也變得更為複雜，令感應器的成本增加。單以成本計，便不及採用較為簡單的介面那麼划算。此外，若採用軟體介面，由於不同的晶片採用不同的軟體，因此根本就沒有清晰的標準可以讓人知道系統軟體如何發現、辨認、配置及使用不同的晶片。

採用 I2C 或 SMBus 的系統也要面對一個現實的問題，那就是雜訊靈敏度的問題，因為晶片若對雜訊過於靈敏，會出現鎖定現象，而匯流排也會出現“故障”。若感應器應器屬於較舊的型號，這個問題尤其令人煩厭，因為舊式感應器一般都沒有時鐘濾波器。目前很多採用 I2C 或 SMBus 的系統都將匯流排分為多個不同區域，一旦某一匯流排出現“故障”，受影響的晶片可以減至最少。究竟如何才可確保經由 I2C 或 SMBus 傳送的訊號保持完整無缺？這是系統設計工程師需要面對的一個高難度的挑戰。

SOI設計實際案例介紹

理想的SOI設計解決方案必須有以下的功能特色：

以美國國家半導體之SensorPath匯流排技術為例，這是一個全新的感應器介面標準；採用 SensorPath再將有關功能恰當分配給感應器及控制器，便可支援以上的種種功能，滿足系統的要求。SensorPath 匯流排是一個設計簡單的介面，符合這種介面標準的感應器可採用先進類比製程技術設計及製造，但負責收集及儲存資料並據此作出決定的一切必要的數位邏輯電路，則內建於全數位作業的晶片之中，例如 SIO 晶片或微控制器；如(圖三)所示。

《圖三　系統健康監控硬體的數位電路應內建於數位晶片之內》

SensorPath 介面標準可以支援異步與同步兩種不同的介面作業模式。異步模式只需一條單線的匯流排，便可將通常設於 SIO 晶片內的主控制器與多達 7 個從屬器連繫起來。同步模式會在主控器／從屬器介面之外再提供另一條時鐘線路。雖然這個標準可以支援同步模式，但異步單線作業模式才是正常及主要的作業模式，也是本文討論的重點；以下將會集中討論正常的異步作業模式。

電子介面

這個規格標準的電路部分採用單線匯流排介面的設計，如(圖四)，而這種介面設有可以自我同步調節的脈衝時段調變（PDM）編碼電路。有關的電位與 SMBus 電位相同，邏輯低電位不超過0.8伏，而邏輯高電位則超過2.1伏。每一節點必須設有一個可在0.4伏電位接收400mA電流的汲極開路輸出級。匯流排也必須設有一個介於0.87k(至1.625k(之間的上拉電阻（典型電阻值為1.25k(）。這個電阻可以由主控器提供，也可採用外接的上拉電阻。時脈的計算則以每一節點的360kHz時脈為準，誤差不超過 (15％。計算脈衝寬度及整體計時誤差時，會將主控器及從屬器之間可能出現的30％最高時鐘偏斜一併計算在內，也會將利用4mA電流吸收器及1.625k(上拉電阻驅動負載的影響一併計算在內（負載由每一接腳400pF以上驅動至10pF）；上升及下降時間分別指定為 1000ns 及 300ns。

《圖四　SensorPath電路示意圖》

位元訊號傳輸及計時

位元訊號透過脈衝時段調變傳送。傳送每一位元訊號時，需要將訊號線路驅動至邏輯低電位，而匯流排的低電位訊號時段的長短決定哪一位元訊號會被傳送。位元訊號分為五類：資料位元0、資料位元1、起始位元、注意請求（Attention Request）及重設。以上五類位元訊號已按照其時段的長短由短至長排列，如(表一)。位元訊號都分別獲得分派一個脈衝時段，以確保傳輸量可以達到最高的水平。並不頻密的訊號會獲派較長的時段脈衝。若果匯流排上並無任何電路傳輸訊號，上拉電阻會將訊號線路拉至邏輯高電位。若果在11微秒（(s）內（即 TINACT 時間）並無任何訊號傳輸，匯流排便視為閒置。每當匯流排由高電位過渡至低電位，位元訊號便會被啟動，時鐘會隨即為脈衝時段計時。每當匯流排回到邏輯高電位時，位元訊號便會終止。