同步降壓電路被廣泛應用在CPU、晶片組、週邊等，提供針對“工作點”的高電流、低電壓供電。在同步降壓轉換器中，功率電路中具有為電感充電的“上橋”，如(圖一)的Q1 MOSFET，以及為電感電流提供低損耗續流通道的“下橋”MOSFET，替代傳統降壓調節器的續流二極體。
何謂Shoot-through現象？
Shoot-through 是指兩個MOSFET同時完全或部分導通時，VIN至GND間有短路電流通過的情況。為了將短路減至最少，同步降壓調節器IC通常採用以下兩種方法來確保Q1和Q2按照“先斷開後接合”的步驟操作，以減少短路的情況。
- (1)固定“死區時間”：一個MOSFET斷開，在一個固定的延遲時間之後，低邊MOSFET才導通。這種電路比較簡單，而且通常有效，但缺乏靈活性，因為控制器只能配合一定範圍閘極電容的MOSFET。死區時間太長意味著傳導損耗將會很高，但停滯時間太短則會造成短路。固定的死區時間往往會太長，因為它要讓高Cgs值的MOSFET在搭配的MOSFET導通前，將Cgs完全放電（斷開）。
- (2)自適應閘極驅動：這種電路根據MOSFET的Vgs被關斷來確定何時導通搭配的MOSFET。理論上，自適應閘極驅動電路可以針對給定的MOSFET產生最短的死區時間，而不會出現短路現象。
在實際應用中，自適應和固定死區時間方法的綜合採用會達到最佳效果，正如(圖二)所示，今日的PWM控制器和閘極驅動器便是這樣。
儘管利用控制器完成明顯的“先開後合”動作，由於閘階（Gate Step）電壓的存在，當高邊MOSFET導通時仍會出現短路情況。
短路極難直接測量。短路電流僅持續幾奈秒的時間，因此電流量測時附加的電感會對短路波形造成很大影響。短路通常表現為振盪加劇、效率降低、MOSFET溫度（尤其是Q1）升高及EMI增大。本文將提供預測短路的分析技巧和減少短路的方法。
“閘階電壓”短路的主因
如果自適應電路生效，就不會發生短路現象，真的是這樣嗎？事實上這並不確切。大部分短路是在高邊MOSFET導通時發生的。SW節點（低邊MOSFET的汲極）處的高dv/dt值通過CGD耦合電荷，從而在驅動器試圖保持閘極低壓的極短時間內使閘極為正。CGD和CGS形成電容分壓器，削弱了閘階信號，因而在最壞的情況下，閘階電壓（VSTEP）的峰值振幅為：
該程式僅給出了閘階電壓的AC部分。閘階電壓會疊加到任何MOSFET閘極放電電壓上。例如，如果開關節點電壓升至VGS = 1V時，而閘階電壓幅度為2V，那麼暫態電壓將達到3 VGS，這足以產生流經兩個MOSFET的暫態高電流。因此，自適應閘極驅動電路的延遲時間應有足夠長度，防止高邊MOSFET在低邊VGS放電降至數百mV前導通，這一點相當重要。
閘階電壓的示意圖如(圖三)、(圖四)。
使自適應電路問題更為嚴重的，是自適應比較器不能確實地檢測MOSFET內部閘結處的電壓。如(圖五)所示，MOSFET的閘極電壓上有不可避免的內部Rgate電阻。此外，一些設計人員喜歡在遠離其閘極驅動電路的MOSFET閘極上串聯一個阻尼電阻，這會使自適應閘極驅動電路產生更大的問題。這種做法使分壓器的電阻與IC低邊閘極驅動電路的內部下拉電阻串聯起來，使自適應閘極驅動電路在確定高邊驅動器的停滯時間時所認定的閘極電壓比實際值為低。
| 《圖五 閘極驅動通道中的電阻削弱了MOSFET閘極節點的電壓》 |
|
當IC的引腳電壓為1V時，內部MOSFET VGS為：
在本例中，如果電路中無延遲，HDRV將在低邊MOSFET剛開始放電時導通，從而造成極高的短路電流。
上述電路的主要問題在於阻尼電阻。如果必須採用阻尼電阻，應該在電阻上跨接一個蕭特基二極體，如(圖六)所示，來減少阻尼電阻對自適應閘極驅動電路的影響。
| 《圖六 蕭特基二極體可降低阻尼電阻對自適應閘極驅動的影響，減少同步降壓調節器中的短路現象。》 |
|
當使用蕭特基二極體時，內部閘極節點電壓為：
或在本例中為2.1V，有著顯著的改善。
此外，蕭特基二極體還減少了短路的持續時間，因為只有RGATE + RDRIVER釋放CGS，而不是RGATE + RDAMPING + RDRIVER的總和。
(表一)所示為本例中採用和未採用蕭特基二極體時的性能提升。
表一 RDAMPING = 5時採用和未採用蕭特基二極體的峰值電流
| |
No Schottky |
With Schottky |
|
| Comparator Flips @ VGS(INT) = |
4.1 |
2.1 |
V |
| VGS(INT) after 20nS delay |
2.23 |
1.14 |
V |
| VSTEP Peak |
2.50 |
1.25 |
V |
| Peak current |
36 |
0.29 |
A |
| Power Loss @ FSW = 300KHz |
1100 |
20 |
mW |
條件：典型的低邊MOSFET，由比較器感應至SW節點開始升壓的延遲時間為25nS
，19VIN，SW節點升壓時間為10nS
MOSFET的選擇
MOSFET的特性對於閘階電壓產生短路電流的大小具有重要的影響，最壞的短路情況，是汲極節點處的上升時間無限地快（上升時間為0）。閘階電壓的大小，很大程度上由CGS和CGD的相對量決定，一旦閘階電壓的大小確定（參考公式一），短路電流的峰值就可以由下式計算得到：
程式中GM為資料表中的跨導（單位為S，或A/V）。儘管在室溫下只有很少的MOSFET需要考慮VTH(MIN)，但VTH會隨著結溫的上升而降低，因而VTH(MIN)能很好地代表MOSFET工作結溫下的VTH。以下的計算採用VTH(MIN)正是基於這個原因。
實際上GM並非常數，其數值在低放大電壓（VGS-VTH）條件下會大幅減小。在這些計算中，我們採用由下圖得到的因數“K”，這是在低放大電壓條件下GM的典型值。(圖七)的X軸由下式計算：〔（VGS - VTH(MIN)）／VTH(MIN)〕
@內文(表二)所列為確定最大短路電流所需的相關MOSFET特性參數，其中所描述的每種MOSFET均採用不同的製程，具有不同的內部電容比。
表二 低邊MOSFET特性參數
| MOSFET |
CGS |
CGD |
Typical VTH |
Min VTH |
GM |
| MOSFET1 |
3514 |
307 |
1.6 |
1 |
86 |
| MOSFET2 |
5070 |
230 |
1.2 |
0.8 |
97 |
| MOSFET3 |
4942 |
315 |
1.6 |
1 |
80 |
| MOSFET4 |
3888 |
401 |
1.6 |
1 |
135 |
| MOSFET5 |
6324 |
281 |
1.15 |
0.6 |
90 |
表三 VIN = 19V和 VGS(START) = 0V條件下的最大VSTEP和ISHOOTTHROUGH
| MOSFET |
VSTEP(MAX) |
VTH(MIN) |
VSTEP TH(MIN) |
IPEAK(MAX) |
| MOSFET1 |
1.53 |
1 |
0.53 |
0.31 |
| MOSFET2 |
0.82 |
0.8 |
0.02 |
0.02 |
| MOSFET3 |
1.14 |
1 |
0.14 |
0.07 |
| MOSFET4 |
1.78 |
1 |
0.78 |
16.37 |
| MOSFET5 |
0.81 |
0.6 |
0.21 |
0.13 |
(表三)假定當HDRV導通時，VGS 已在SW節點升壓前降至0。正如表三所示，VSTEP 的最小幅值出現在MOSFET2和MOSFET5中，這兩種元件均為低臨界值元件。較大元件的臨界值低是由於其閘極氧化層薄，使MOSFET具有很高的CGS／CGD，VSTEP比其他的MOSFET更小。
表三給出在閘階電壓影響下的Q2中的理論峰值電流。在實際的轉換器中，寄生電感使電流的上升速率限制在4A/nS以內。即使是MOSFET4，閘極脈衝停留在臨界值以上的時間也僅為5nS，因而能夠進一步限制短路電流。表三的簡化計算的缺點在於假設SW節點在低邊VGS為0時開始導通。正如我們在前文中所述，情況可能並不是這樣。
通過減慢Q1的上升時間來降低閘階電壓
通常為了使開關損耗降至最小，設計人員會試圖使高邊MOSFET達到可能的最快上升時間。高邊MOSFET導通損耗的簡化程式為：
公式三中的TR為MOSFET的上升時間，通常設計者希望實現極快的上升時間（在SW上實現高dV／dt值）來降低高邊的功率損耗，但如果這種情況導致閘階電壓增大，造成短路，結果會比減慢上升時間所產生的損耗更大。在某些情況下，這是唯一能消除短路現象的實用方法。
如(圖八)所示，減慢上升時間會對耦合到低邊MOSFET閘極的VSTEP產生明顯影響。TR減慢有助於降低EMI，但也會造成效率損耗。圖八所示為應用於筆記型電腦（雙路並行）、輸出電流為15A和19VIN的典型MOSFET的模擬運作。圖八假定SW節點在內部閘極節點放電降至0.5V時開始上升。
| 《圖八 在VIN=19V，SW在VGS(Q2) = 0.5V時開始上升，SW節點上升時間對於VSTEP 的影響》 |
|
(表四)給出各個MOSFET由於短路造成的功率損耗。
在Q1導通時開關損耗的主要元件為：
表四最右一欄列出IOUT = 15A時，各個MOSFET上升時間的計算結果。
表四 SW在VGS(Q2) = 0.5V時開始上升，最壞情況（最小VTH）下的短路功率損耗(mW)
| TR(SW) |
FET1 |
FET2 |
FET3 |
FET4 |
FET5 |
Q1 tR Loss |
| 5 |
18 |
10 |
10 |
56 |
27 |
214 |
| 10 |
12 |
6 |
6 |
39 |
24 |
428 |
| 15 |
7 |
3 |
3 |
28 |
19 |
641 |
| 20 |
3 |
0 |
0 |
19 |
16 |
855 |
| 25 |
0 |
0 |
0 |
11 |
12 |
1069 |
| 30 |
0 |
0 |
0 |
4 |
8 |
1283 |
在大多數情況下，短路只是微不足道的問題，因此減慢高邊上升時間並不是精明的選擇，因為減慢上升時間造成的功率損耗會比消除短路所節省的功率更大。
如果控制器的閘極驅動在允許Q2的內部節點放電前開始導通Q1，SW將在Q2的VGS仍然較大時開始上升，如(表五)所示。減慢Q1的上升時間就成為降低短路損耗的有效方法。
表五 SW在VGS(Q2) = 1V開始時上升，最壞情況（最小VTH）下的短路功率損耗（mW）
| TR(SW) |
FET1 |
FET2 |
FET3 |
FET4 |
FET5 |
Q1 tR Loss |
| 5 |
90 |
62 |
29 |
380 |
551 |
214 |
| 10 |
30 |
31 |
24 |
127 |
266 |
428 |
| 15 |
23 |
26 |
18 |
61 |
58 |
641 |
| 20 |
16 |
21 |
13 |
50 |
54 |
855 |
| 25 |
8 |
16 |
7 |
39 |
51 |
1069 |
| 30 |
0 |
11 |
1 |
25 |
47 |
1283 |
通常可以採用增大與Cboot 串聯的電阻值（圖二中的RG）來實現這個目標，TR的近似值可作為選擇RG值的良好起點：
公式五中，RDRIVE(L-H)為IC高邊MOSFET閘極驅動電路在驅動電壓由低轉高時的電阻。
（作者任職於快捷半導體）
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