雖然半導體產業可大致分為設計、代工、及封裝測試三大領域，但各領域的業者卻一定不會否認「整合」對半導體產業發展的重要性。因此，近年來半導體產業即積極朝向系統單晶片（SoC）與系統級封裝（SiP）方向發展，以求達到產品效能與便利性的提升。然而在系統單晶片目前仍面臨許多短期內尚無法克服的挑戰時，屬於系統級封裝的堆疊式晶片級封裝技術由於具備多項優勢，並廣泛應用於各大資訊產品中，已成為業界現階段的主流解決方案。參考(圖一)。

《圖一　系統級晶片封裝與系統單晶片示意圖》

系統級封裝（System in Package；SiP）之發展背景與定義

由於堆疊式晶片級封裝技術屬於系統級封裝的型態之一，因此在談到該技術時，先就系統級封裝技術之發展背景談起。系統級封裝概念始於1990年代，為強化產品之效能整合度，諸如NEC、Toshiba、三菱與夏普等日本知名半導體廠商，皆投入開發相關技術，並零星應用於可攜式電子產品中，直到英特爾與AMD兩大半導體廠也投入該項技術的發展後，系統級封裝技術的應用才逐漸在業界普及，並多元應用於手機類產品中。

除了上述的國外廠商積極開發系統級封裝技術外，國內已有廠商在去年底推出採用系統級封裝的兩款數位相機用晶片。此外日月光也在1999年即投入系統級封裝技術的開發，並為客戶提供各種系統級封裝的服務。

系統級封裝技術概念與重要性

系統級封裝與系統單晶片，同樣都是為了因應電子產品輕薄短小的發展趨勢所發展出來的技術，但系統級封裝在現階段被認為比系統單晶片更具有發展優勢，主因在於該技術是將不同的晶片或其他電子元件，整合於同一封裝模組內，以執行某種相當於系統層級的功能，具有高效能與低成本的優勢。至於一直被業界所期待的系統單晶片，係將包括處理器、記憶體、周邊電路及其他相關應用電路都整合至單一晶片上，也同樣具備強化產品效能等優勢，但因技術目前仍未成熟，導致良率偏低、成本過高等挑戰尚待克服。

因此，為克服系統單晶片目前的技術瓶頸，其替代方法是將系統單晶片中的各項功能在前段分開生產，而在後段組裝時，再利用基板連結，打線連結或覆晶連結的方式，將這些功能整合，雖然這可能會導致組裝成本微幅的增加，但技術上的障礙卻降低，可以提供較佳的良率，獲得較多的產出，同時也可達到系統單晶片的目的。因此在系統單晶片的相關技術尚未成熟之前，系統級封裝便在這段過渡期間提供一個具有成本優勢的替代方案。

目前系統級封裝主要有兩種方式，一種是晶片與晶片的堆疊，即稱為堆疊式晶片級封裝（Stacked Chip Scale Package；SCSP），另一種為兩個或數個已經完成封裝的晶片，利用SMT製程，將其已完成單一晶片封裝的產品堆疊起來，而成為一複合式的封裝體，稱為立體式封裝（3D package）。由於目前以堆疊式晶片級封裝為主流技術，因此本文將針對該項技術進行深入探討。

堆疊式晶片級封裝的優勢與應用

堆疊式晶片級封裝的重要性與優勢如下：

1.減省空間、增進電性效能

堆疊式晶片級封裝主要應用於行動電話的產品上，其所帶來的效益主要是減少晶片所佔據的空間，加上堆疊式晶片級封裝可將晶片（die）間的電路距離變短，可以提供較佳的電性效能並降低干擾問題。

2.大幅降低整體成本

堆疊式晶片級封裝方式是把多顆晶片封裝在內，可節省電路板的面積、減化生產流程，並在最終的測試階段時，會因基板上晶片（die）數目減少，大幅減化測試的成本與時間，進而促使產品的整體成本降低。

3.提高具整合性／多重功能晶片（package）之良率

當數顆晶片堆疊在一起封裝時，雖然有其上述的效益，但是相對而言，也可能產生失敗的風險，也就是如果當其中一顆晶片失效時，將影響整個封裝後的產品功能損失，以致浪費了其他功能正常的晶片。所以，在包裝數顆晶片中，如果其中有一顆的成本較高，為了避免因為其他低單價晶片可能失效，而影響到這顆高單價的晶片，因此採用立體式封裝，也就是先把這些晶片適當地分組封裝，接著再合併在一個模組上，即可降低損失的可能性。

特性與應用趨勢

為了因應電子終端產品輕薄短小的需求，堆疊式晶片級封裝內不論堆疊了多少顆晶片，封裝後的外型卻不能有太大的變化，而唯一的解決之道便是將各晶片的厚度磨薄，因為在晶片為5 mil的厚度下，一個封裝內可以同時放進2到3顆晶片（die），當晶片變為4 mil時，在相同的封裝厚度下則可以容納4顆到5顆的晶片，若當厚度降到3 mil時，同樣厚度封裝內的晶片數便可提昇到5到7顆。以日月光目前在堆疊式晶片級封裝的量產技術而言，已經可量產5 mil的厚度，目前正朝向4 mil的方向發展，預定到年底之前，晶片的厚度可望降至3 mil。

記憶體是目前較常採用堆疊式晶片級封裝的產品，例如快閃記憶體與SRAM的堆疊；但值得注意的是，在進行不同晶片的搭配時，要確實地掌握到個別的特性與成本。例如，DRAM就不適合與快閃記憶體堆疊在同一封裝體內，因為DRAM在封裝完成後，還需進行一項高溫篩選（burn-in）測試過程，由於存在5％到10％的高失敗率，所以當DRAM與其他晶片封裝在一起後再進行這項測試時，將連帶造成其他晶片的損失，導致產品成本的提高。

所以當封裝的晶片中包含有DRAM時，便會考慮採用立體式封裝技術，過去曾以並列式（side-by-side）多晶片封裝方式，將邏輯晶片與DRAM封裝在一起，但在隨後進行高溫篩選（burn-in）測試時，卻因DRAM無法通過測試，而導致邏輯晶片也隨之報廢。因此，在進行DRAM與其他晶片合推疊式晶片尺寸封裝時，立體式封裝技術仍是最佳選擇，其步驟為先將DRAM與其他晶片分開封裝，使DRAM單獨進行高溫篩選（burn-in）測試封裝，最後再將通過測試的產品與其他已另外封裝在一起的晶片，進行堆疊式封裝以成為單顆的形式。

此外，部分的通訊晶片也是採用堆疊式晶片級封裝，如將基頻、快閃記憶體與SRAM放到同一個封裝之內。不過，對於通訊產品，尤其是行動電話，雖然它們對體積的要求相當敏感，但也不建議把射頻晶片與其他晶片一起堆疊封裝，因為射頻晶片屬於高頻產品，較易產生雜訊干擾。

堆疊式晶片級封裝技術解析

堆疊式晶片級封裝技術主要分成以下兩種型態：

《圖二　兩顆堆疊式封裝型態》

《圖三　三明治結構的堆疊式封裝型態》

於持續增加的堆疊晶片數量，短時間內不會影響封裝型態的改變，唯一需考量的是當晶片數增加，卻同時要求晶片厚度變薄時的困難度，將大幅考驗封裝廠商的製程技術。

堆疊式晶片級封裝的關鍵技術

為了適應堆疊式晶片級封裝的厚度，晶片都需經過研磨過程，中間可能產生晶圓翹曲易碎與打線問題，特別是當晶片變薄後，也會削減晶片本身的強度，增加打線時的困難度。因此解決這些問題，是一項很重要的製程技術。

另外，在銲線的製程中，當堆疊式晶片的上層晶片的尺寸大於下層晶片時，便會產生所謂懸空（overhang）的情形。這種情況將會造成上層晶片的震動，而將增加打線時的困難度，因此在進行堆疊式封裝時，如何克服上層晶片懸空的部份，將是封裝業者所應考慮與處理的關鍵技術。

此外，堆疊式之產品，通常會包含邏輯、混合訊號晶片、記憶晶片等，如何進行產品之測試與如何進行失敗分析，都是程式工程師最大的挑戰。

堆疊式晶片級封裝的發展現況及未來藍圖

雖然堆疊式晶片級封裝並沒有所謂的業界標準，目前都是各業者自行開發。然而堆疊式晶片級封裝之關鍵技術與製程步驟，則與系統級封裝之必備條件密不可分，其中牽涉的技術領域包括系統整合、基板之設計與製造、多重晶片模組封裝和多功能平台測試等各方面的能力，而目前，在半導體後段製程服務中能兼備以上能力的供應商寥寥無幾。因此，目前在堆疊式晶片級封裝技術上，除了以降低晶片厚度與增加晶粒數為發展指標外，對於製程中各個環節所需的能力，都需要加強或進行整合，才能有效降低成本及加速產品的上市時程。

然而儘管堆疊式晶片級封裝的技術發展不斷前進，並持續滿足現階段市場趨勢需求，但於此同時各家廠商仍需積極克服系統單晶片的技術瓶頸，並致力整體成本的降低，使半導體的整合概念真正落實。

（本文作者為日月光半導體研發部副總經理）