目前，計算系統的性能迅速改進，以滿足內容豐富的應用程式之需求，例如從網際網路下載、數位照片編輯和區域網路。如(圖一)所示，此類系統的性能要求使得記憶體子系統的資料傳輸速率大幅度增加。更高的資料傳輸速率向裝置和系統設計者提出了挑戰，要求實施新技術，更加詳盡地分析細節。

《圖一　資料傳輸速率發展趨勢》

記憶體設計者面臨挑戰

隨著資料傳輸速率增加，一個資料位元出現在在訊號線路中的時間減少。接收裝置必須在更短時間內可靠地攫取該資料位元，這就要求提高內部資料路徑和資料接收器的速度，改進接收器拓樸。系統主記憶體的時序預算通常配置約 30%的資料位元時間用於裝置設定與保持。

裝置輸出存取時間內的不確定性是系統時序預算的另一個關鍵參數，此一不確定性包含兩個成份：在裝置的不同資料位元之間的時滯，以及不確定位元在相對應參考訊號「時鐘」或「選通」時何時輸出。通常時序參考訊號一次攫取一個位元組（八個位元），因此各資料位元間的時滯如同相對時鐘訊號的絕對存取時間一樣重要。

最大限度地減少設定的保存時間、存取時間不確定性和資料時滯是記憶體裝置和控制器設計者面臨的重要挑戰。成功的裝置實施必須考量電路技術、功率輸送以及透過裝置包的訊號傳送。

通道錯誤

通道錯誤是系統設計者必須考量的一個重要參數，它包括由於實施PCB佈局造成的時序不確定性。此外，通道錯誤還包括訊號實際路徑長度不匹配、訊號交叉對講、訊號串音干擾、由於訊號返回路徑不完美出現噪音以及其他訊號品質問題。

如(圖二)所示，更高的資料傳輸速率迫使在系統時序預算中分配給通道錯誤的時間減少；此一趨勢非常顯著，在演算法量表上以圖形表示時顯示得更為清楚。顯然，採用高資料傳輸速率記憶體裝置的系統設計比以往更加需要著重細節。

《圖二　現有控制器和通道錯誤》

更低功耗

成長速度最高的計算系統領域是移動計算和PC伺服器。移動電腦要求低功耗，以延長電池壽命，但伺服器也需要較低功耗，因為系統中包含數目眾多的記憶體裝置。不幸的是，資料傳輸速率的提高導致功耗相應增加。長期以來，為解決此一問題，記憶體裝置中的操作和訊號電壓被降低，較低的電壓為記憶體系統設計者帶來了新的挑戰，因為由此導致訊號技術中的電壓餘量減少。應對上述挑戰需要採取更先進的資料攫取技術和更優異的接收器，並且更加重視訊號品質和功率傳輸。

記憶體技術演變

(表一)顯示了記憶體技術為適應較高資料傳輸速率的需求而完成的演變。隨著記憶體技術從SDRAM發展至DDR SDRAM以及最新的DDRII SDRAM，資料傳輸速率幾乎在每一步都增長一倍。操作電壓從3.3V 降低至1.8V，以便最大限度地減少功耗。

與DDR SDRAM同時推出的來源同步訊號架構採用了選通時序參考訊號。在資料攫取方面以資料選通取代共通的時鐘訊號。它與資料沿同一方向移動，同一台裝置同時驅動資料和資料選通訊號。採用該來源同步方法時，選通訊號計時與資料訊號時序密切匹配，排除了資料攫取時序預算中的訊號流失時間。來源同步訊號以相對時序錯誤（資料至資料選通）取代了絕對時序錯誤，從而在總體上減少了時序錯誤。

隨著記憶體技術從SDRAM向DDRII SDRAM轉移，FBGA包裝正在取代 TSOP 包裝。FBGA包裝的接腳電感較低，導致功率傳輸路徑和地面參考中阻抗降低。良好的功率傳輸和接地對最大限度地減少功率和接地電壓波動造成的輸出存取時間差異和時滯至關重要。

DDR SDRAM設計中的輸入接收器拓樸也發生變化。SDRAM接收器使用一種堆疊CMOS閘拓樸佈局，允許非常低的閒置功率，但在訊號電壓較低時效果不理想。大多數DDR 和DDRII SDRAM中採用的差分成對接收器在應對小幅度電壓波動時具有出色的時序準確性，但此種拓樸耗電量較大。

DDR SDRAM 還包括一個晶片內裝遞延鎖定環路﹙DLL﹚。在電壓或溫度出現緩慢變化時DLL保持資料輸出存取時間穩定（大約在一個時鐘邊緣），增進了絕對時序準確性，但未能改善相對時序準確性。DLL電路對電源的接地電路中的動態噪音十分敏感。對此類新電路而言，低阻抗功率傳輸也至關重要。

更複雜的終結設計

DRAM訊號傳輸與終結也發生了變化，促使設計者在資料傳輸速率提高、更具有挑戰性的環境中最大限度地增加電壓餘量，同時盡可能減少通道錯誤。用於程式和資料貯存的主記憶體系統有一些獨特的局限性，使得訊號傳輸特別具有挑戰性。此類記憶體子系統需要有數量很大的資料訊號才能達到總體系統頻寬目標，可由用戶升級，並要求保持低成本。所有上述要求均與儘量增進訊號品質和電壓餘量的目標相抵觸，迫使終結設計隨著記憶體資料傳輸速率的增加而改進。

在許多高速數位設計中，當阻抗在訊號傳輸線路環境中遇到不匹配和間斷現象時，可能發生訊號反射。反射導致訊號波在資料通道中上下移動；反射訊號與記憶體通道中傳輸的訊號綜合，反射能量干擾接收訊號的品質和時序準確性。為了把訊號品質和時序保持在可以接收的水準，沿通道的傳輸線路阻抗必須密切匹配，阻抗間斷必須隔離，否則需要消除反射能量。

SDRAM記憶體系統依賴輸出驅動器的阻抗與傳輸線路匹配，以便使反射能量在驅動器中終結和耗散。該技術有時稱為反終結，對訊號品質略有改進。SDRAM系統運行時的最大資料傳輸速率是133 Mb/s，電壓波動幅度接近接近3V，因此可以接受此一簡單方法。

DDR II的技術突破

如(圖三)所示，DDR SDRAM記憶體系統採用更複雜的終結設計。在傳輸線路末端使用並列終結電阻終止訊號。每一個記憶體模組或DIMM有一個訊號引栓通過模組接頭與主匯流排連接。該引栓在主匯流排的定點上減弱傳輸線路的有效阻抗，為訊號反射提供通行路徑。

每一個DDR SDRAM DIMM都有若干串列資料訊號隔離電阻，將引栓與主匯流排隔離。此等引栓電阻還能夠沖消任何沿模組上下移動的反射能量，從而改進訊號品質。主板上在第一個DIMM之前也有若干串列電阻，用於減弱反射，改進訊號品質。

匯流排末端的Vtt穩壓器建立訊號終止的直流電壓，雖然DDR記憶體系統的訊號品質顯著優於SDR記憶體系統，但線路板上元件增多導致DDR系統成本增加。

如(圖四)所示，DDRII記憶體系統改進了用於DDR系統中的終結設計。記憶體和控制器內部包括終結電阻，進一步改善了訊號品質。此等晶圓電路終結﹙ODT﹚電阻有選擇地連接和中斷連接，就具體匯流排交易優化訊號品質。取決於驅動器和接收器位置，終結有效變換位置，根據被寫入或讀取的模組觸發不同的電阻。訊號品質得到改進的原因是訊號在模組引栓末端終止，最大限度地減少了訊號反射。

通過選擇正確的電阻值和觸發綜合值，有可能除去主板上的並列電阻和串列電阻，但模組引栓電阻仍保留。該技術不僅改進了較高資料傳輸速率所必須的訊號品質，實際上也改進了電壓餘量。

《圖三　2-DIMM系統，DDR 和DDR-II SDRAM拓撲比較》

線路板佈局之系統設計

長期以來，記憶體技術的變化為系統設計者提供了開發較高速率記憶體系統所必須的特徵。但是，光憑裝置設計並不能完全因應達到此類資料傳輸速率所產生的挑戰，系統設計者也發揮關鍵作用。

可靠的系統實施必須包括對線路板佈局和設計的許多新考量。必須認真分析系統功率和接地傳輸，以便符合縮小時序和電壓餘量的目的。功率傳輸包含線路板參考平面路由，解耦電容器、控制器晶片包裝訊號接頭和訊號路由。功率傳輸系統有責任以最低阻抗路徑使電源或地面與電路連接。在高頻時該阻抗通常被電感主導。系統設計者能夠通過認真選擇包類型以及包接腳的訊號功率指定控制寄生電感。在此等頻率採用的裝置包裝通常包括內部電源和接地平板，以便將電源從接腳引至晶圓電路。由於減少了其他電路板元件和開發時間，即使包裝費用增加也依然值得。

靠近裝置的解耦電容器對良好的功率傳輸也很重要，但應當注意，解耦電容器也有電感。除電容器的自感外，還有與電鍍通孔相關的電感。系統設計者可採用適當的PCB佈局技術和選擇適當的電容器類型最大限度地降低解耦系統的總體電感。Vtt終結穩壓器也是一個經歷大幅度電流瞬間波動的功率參考值，因此Vtt生成也必須作為功率傳輸系統的一部份進行分析。

重要訊號的考量

DDR記憶體系統中有若干重要訊號需要系統設計者格外注意，包括資料選通、時鐘和Vref。時鐘和資料選通訊號是上文中闡述的時序參考；資料選通訊號必須與由選通攫取的資料訊號的時序和佈局匹配。資料選通通常攫取某一資料位元組，因此，有必要使所有這些位元訊號的路由在線路長度方面等同，另外PCB層面的使用以及高於或低於訊號路由的參考層也必須等同。

所有訊號都擁有通常沿高於或低於訊號蹤跡的參考平面返回路徑移動的訊號。訊號返回路徑不得中斷或在不同的參考之間切換，否則訊號返回路徑的電感會升高，導致訊號噪音和時序問題。

DDR時鐘屬於差分訊號，應當在安排路由時使之相互臨近，以便有統一的差分阻抗。Vref上的動態噪音會導致重大時序錯誤，因此Vref路由安排與實施成為一項關鍵任務。

DDR定義使系統設計者在選擇串列和並列線路板電阻方面享有彈性。匯流排頻率反應在READ 和 WRITE操作中有顯著差別，並因DIMM驅動或接收資料以及哪些模組插槽被佔用（系統中有多少記憶體以及模組的綜合狀況）而異。取決於驅動匯流排的裝置和接收資料的裝置，訊號品質會有差異。

電阻值的選擇是下列幾組因素妥協的結果：READS 和WRITES的性能、使用一個DIMM還是數個DIMM、哪一件裝置在驅動或接收資料、電壓餘量和時序餘量的取捨。就特定系統優化電阻值需要徹底類比所有可能的負荷條件，並需要認真分析產生的波型。另外還需要基於電阻公差、線路板阻抗、DIMM阻抗、驅動器強度等因素的最差條件進行模擬。

結論

Micron Technology在系統設計和訊號品質方面所擁有的豐富經驗被用於高速系統設計開發工具與方法。事實證明，利用該組技術及工具開發的技術平台是優質可靠的系統。基於這方面的經驗，Micron Technology建議在高速記憶體系統設計的初期在工程設計方面與記憶體供應商密切協調。

（作者任職於Micron Technology）