90奈米製程已為業者開發技術的下一個主流，但實際上130奈米仍有許多技術問題有待解決，而業界又匆匆趕往65、45奈米技術開發，因此半導體製程問題彷彿堆積木般，堆得越高，製程反而越不穩定，往往無法提供足夠的安全感。由於製程問題繁多，本文只針對銅製程、微影、光罩等重要製程做一概略的討論，另外簡略介紹90奈米製程的發展現況，讓讀者了解這一新製程的現況。

90奈米發展概況

目前半導體產業進入奈米製程階段的企業，最著名即為英特爾（Intel）、台積電、聯電等。今年8月英特爾發表多項90奈米製程的相關新技術，並且對外表示已利用90奈米製程生產晶片結構及記憶體晶片，預計明年將於12吋晶圓廠量產。英特爾的90奈米製程，整合7層的銅導線，並結合248奈米、193奈米波長的蝕刻設備。製造長度僅有50奈米的電晶體，比Pentium 4處理器內部60奈米的電晶體長度還小。這些電晶體內含之閘極氧化物的厚度僅有五個原子層（1.2奈米），而細薄的閘極氧化層能提升電晶體的速度。

今年上半年台積電宣佈已成功開發90奈米之Nexsys技術平台，很快將導入8吋廠正式試產，試產產品為4M SRAM。儘管台積電試產進度已超越英特爾，台積電卻指出，90奈米製程的研究費用，預計高達5000萬美元以上（不含光罩設計成本），比傳統0.25、0.35微米製程的50萬美元成本要高上百倍。由於研究成本過於高昂，台積電與摩托羅拉（Motorola）、飛利浦（Philips）、英飛凌（Infineon）成立90/65奈米兩代技術研發聯盟，台積電也將派研發小組至法國英飛凌研發中心會合展開研發；目前該研發聯盟合作開發CMOS 90奈米等新技術。

聯電目前採用130奈米銅製程，為超微（AMD）代工生產CPU產品，雙方合作研發的90奈米，預計明年開始試產。英飛凌也加入聯電、超微的研發，共同合作開發65/45奈米製造平台技術。另外聯電與智原共同開發90奈米及更先進製程之元件資料庫。

技術創新已是晶圓廠的生存之道，然而不斷追求創新，換來的卻是高研發成本，以及永遠處於克服製程障礙的處境。光罩價格的飆升以及銅製程技術的困難，就是製程提升所需付出的機會成本之一。

銅製程

銅（Cu）在半導體界的興起，起緣於傳統連線材料鋁的電阻率為2.66μΩ-cm，而銅只有1.67μΩ-cm，尤其銅的抗電子遷移性（Electro-migration）較佳，使得興起的12吋晶圓廠，漸漸以銅製程取代鋁材料。台積電於今年8月投資新台幣170億2800萬元，以建構12廠90奈米銅製程產能，彷彿銅製程已完全跳入新的製程世代，即將因台積電等大廠的推動下，90奈米銅製程成為市場新主流。

隨著銅製程發展，根據The Information Network報告指出，今年半導體銅製程設備市場，將比去年成長27％，明年成長更是高達84％；2001年銅製程設備銷售額佔全部前端晶圓生產設備比重達10％，預計2002年將成長達14％。據了解，目前12吋及8吋廠並非如外界以為的全採用銅製程，而是部分使用鋁製程的方式進行生產，因此明年銅製程市場是否真能成長八成，就看晶圓廠能否克服現有的銅製程瓶頸。

根據業者表示，銅製程之雙層鑲嵌（Dual-damascene）互連結構的130奈米製程，量產時普遍無法有良好的可靠性，使得良率無法有效提升；除此之外，晶片通過檢測後，經過長時間使用，產品的故障率即明顯提升。

該製程中有個明顯問題，即旁通孔缺陷的形成。有三個機制使旁通孔發生，在嵌刻銅金屬層時，容易形成孔隙（Void），而後因電子遷移或熱應力移轉因素使各個孔隙結合，並且逐漸遷移至金屬層底部，形成旁通孔。另一機制也是由於熱應力所造成。

以色列Jets Technology公司Uri Cohen和George Tzanavaras在100微米導線銅製程中，提出未來銅製程將以無孔洞（Void-free）方式，填進具有高深寬比（Aspect ratios）的極窄和極深的通孔和溝槽（Trench）；雖然擴展ECD的技術，可以解決孔隙問題，但是從0.18～0.25微米一直到低於100～130奈米的開口，ECD和種晶層（Seed Layers）須克服許多困難。

同樣地，為解決問題，IBM微電子部門採用變更設計原則，在部分金屬層裡設計多餘的旁通孔，以解決銅製程中的旁通孔問題，但是該設計方法也需面對如測試、分析、設計佈局等方面的問題。

英特爾的「超限度矽晶」（Strained Silicon）技術，採用銅導線搭配低介電材料，將提高電晶體的速度；新製程結合新的含碳氧化物（carbon-doped oxide，CDO）介電材料後，更能提高晶片內部的訊號傳輸速度，並有效降低晶片的耗電率，明年即可利用此技術，量產「Prescott」的P4處理器。

然而130奈米發展歷程仍短，去年曾有的130奈米銅製程問題，並不會因90奈米銅製程的出現，而獲得完全的改善。而且銅材料因為市場對銅箔的需求，價格時有波動，未來若銅製程真正完全興起，銅價格也將會影響半導體市場。但就目前就產業狀況來看，銅導線製程仍存有技術困難，如何從130奈米進入90奈米，並且維持高良率、高產量，技術能導入所有的產品，達到高效益、低成本的條件，都是業者急思突破的目標。

微影技術

1965年摩爾博士曾指出微處理器的電晶體密度，每18個月將增加一倍，此即半導體產業著名的「摩爾定律」，然而要跟上此定律，必須不斷提升製程技術，其中的製程關鍵－「微影」技術，卻是半導體業者難以降低成本的瓶頸技術之一。由於業界對微影技術的看法不一，有業者認為波長157奈米氟（F2）雷射為未來市場主要光源，許多廠商也大力投入157奈米的研發（解像度約在0.07～0.05微米）。

事實上，65奈米技術的多數設計層，可直接沿用193奈米掃描器，然而大多數的微影製程問題，關鍵仍在157奈米上，因為最初的隔離層、閘極層、接觸層和第一個金屬圖案形成層，都需要157奈米技術來完成。

根據2001年美國半導體產業協會公佈的微影技術發展藍圖、下一代微影技術委員會的綜合資料，真空紫外光光學微影術是未來5年內主要曝光技術，而且以157奈米微影，為目前公認最有可能達成70奈米的量產技術。

今年初有業者表示，目前業界的90奈米製程，仍以193奈米微影設備為主，預計2004年才能真正量產；157奈米設備最快要2005年才能試產，到時相關的所有瓶頸，將能獲得解決。然而今年第三季157奈米已有所突破，證明157的後續發展時程需再做調整。

全球半導體技術聯盟於今年3月對外表示，157 奈米出現物理技術瓶頸，將延後晶圓廠進入70奈米米製程的時程。但是9月舉辦的第三屆157奈米微影技術國際座談會，會中有專家指出，157奈米光學微影技術的主要瓶頸已克服，而且半導體產業已計畫在65奈米線寬裡，導入157奈米微影技術；相關供應商預計2004年，將推出首台157奈米掃描機。

日本半導體產業開發目標則鎖定在VUV（Vacuum Ultra-Violet）和電子束投射（EPL）。台積電微影技術研發總負責人林本堅，曾與日本佳能（CANON）共同發表2010年半導體製程達到50奈米以下時，將會使用到的設備及技術。會中林本堅即指出，紫外光源搭配光罩的方式製作微影圖案，在50奈米以下製程將遭遇困難，而極紫外光（EUV）、電子束投射（EPL）及無光罩法（ML2）都是可發展的量產微影技術。佳能也表示，將生產相關之微影設備。

2002年9月底美國普林斯頓大學教授暨Nanonex執行長史蒂芬周發表取代傳統微影曝光，為生產成本低、速度快的奈米刻印技術（NIL），目前Nanonex已開始生產相關技術設備，並且與台灣辛耘簽訂合作計劃。

儘管157奈米的發展以及其它新微影技術的出現，業者紛紛投入相關的開發研究，但是業者表示，目前8吋製程主要以248奈米氟化氪（KrF）、I-line為主，12吋則以193奈米氟化氬（ArF）為主，但是ArF不適用於70奈米以下製程，因此100～70奈米製程以193奈米電射為主。

高階光罩

為配合晶圓廠，光罩代工廠也開始進行90奈米光罩研發動作。2002年3月時Photronics已加速投產90奈米光罩，為光罩有襯底層的矩陣圖形顯像透明板。中華凸版於9月中旬舉辦光罩奈米技術論壇時表示，該公司已經就90奈米光罩與聯電、特許等晶圓代工廠合作，並且將引進新的曝光機，即可在年底完成試產。由於進入90奈米世代後，未來晶圓廠對90奈米光罩需求量大增，加上光罩成本居高不下，據了解，晶圓廠將需要光罩代工廠提供所需光罩。

現今光罩代工廠以6吋光罩為主，光罩代工廠翔準曾因12吋晶圓趨勢，考慮過是否光罩也需配合逐步加大，對此翔準表示，光罩越大，使用材料的困難度也隨之提高，包括顆粒（Particle）的控制等問題，都需要技術來克服。

光罩大型化後，步進機（Stepper）的Holder也需要更改，否則設備無法進行運作；再者，隨著微影技術發展，PSM（相位移光罩）、OPC（光學近距修正光罩）面對光罩的大型化，光線技術將使曝光機的精密度提升，設備成本將無可必免的提高，因此未來光罩廠很難走向尺寸加大的趨勢。一套0.13微米高階光罩價格高達60萬美元，一套90奈米光罩價格預計將高達150萬美元，光罩成本恐將使90奈米難以達到商業化的目的。

雖然90奈米光罩發展也為半導體產業的重要一環，高階光罩供應商為翔準先進、中華杜邦、中華凸版，但是就目前光罩發展看來，台灣高階光罩供應商發展不順，今年8月即傳出高階光罩產能過剩的消息，而且光罩不斷在削價競爭，在廠商獲利空間不斷縮水下，勢必影響供應商對下一世代光罩的投資開發時程。

結語

奈米科技和半導體產業的結合，在21世紀激發出燦爛的新火花，產業革命也營運而生。世界科技趨勢潮流已定，奈米尺寸結構元件已展露其對社會的重要性，以及國家發展的迫切性。台灣目前已有工研院、清大、交大等單位，投入相關的基礎科學研究，並且努力將現有資源整合，使奈米研究更為徹底。

追求體積小、容量大、功能強大、成本低等，為現今半導體產業追求的市場目標，但也因不斷追求體積小、容量大的產品，使得半導體技術走入100奈米以下世界，甚至於量子力學問題也躍居檯面。

據Sciscape去年9月報導，喬治亞理工學院的研究人員James Meindl等人，預計2011年一顆晶片的電晶體數將是目前的千倍以上，此即為兆級積體電路（TSI；Terascale integration circuits）。然而TSI的元件規格比現今標準要小得多，比方元件中用來做絕緣的二氧化矽薄膜，該薄膜寬度必需小於1奈米，元件中其它部份寬度也不得超過10奈米。依照現今製程技術來看，根本無法滿足TSI的需求，因此開發新的製程、技術、材料等，即為Meindl研究團隊認為研發TSI的最佳定論。

奈米材料之晶粒介於1～l00奈米間，當物質小到一定程度時，必須改用量子物理取代傳統物理。奈米量子結構可應用於快速元件、光電元件、量子元件及記憶元件，比如TSI例子，Meindl指出，量子力學中的不確定原理（Uncertainty Principle）限制了元件的開、關轉換速度；信號傳遞的快慢受到光速（每秒30萬公里）的限制。

近來許多公司喜歡與奈米扯上邊，把產品的名號前加個奈米，似乎就是前景十足的新產品。然而真正的奈米科技，卻已進入科學領域。如果一般社會大眾對奈米科技的認識不足，又冒冒然的大膽投資，將會重蹈網際泡沬化的惡運。尤其奈米產品的定義，目前國內並沒有統一標準，完全隨廠商決定，所以投資人的眼睛得放亮，才不會被錯誤的資訊誤導。

新世代的來臨，雖然代表的是新的科術進展及科技的大躍進，但是眼前仍有許多困難要走，尤其科技的導師即為科學，台灣的科學不比國外有實力，奈米研究總是跟著他國走，奈米人才又面臨缺乏的窘境，因此要如何突破眼前的困境，是產官學界所要面對的問題。