近十几​​年来随着半导体制程技术不断地进步，单一积体电路内含的电晶体数目就如同指数般跳升增加，为了符合以消费者为导向的个人化、行动化以及便利性的需求，那些原本散布在印刷电路板（PCB）上的元件也陆续被整合到一个晶片之中，使得崁入式核心（embedded core）与系统单晶片（system-on-a-chip；SoC）已渐渐成为超大型积体电路设计的潮流。一个高度整合的系统单晶片（SoC）也就应运而生。

可量测性电路设计需求

然而，在电路设计要求功能强大且又快又好的趋势下，IC设计厂商也不得不对外取得矽电路设计智慧财产区块（SIP；矽智产），对于如何验证与修改外部取得的矽智产以符合自己公司需求亦为IC设计厂商的重点。相对于电路设计者而言，也必须在设计之初就考量如何验证电路的正常功能，也因此可量测性设计（Design for Testability；DfT）的技术亦显得日益重要。为满足系统单晶片在消费性应用上低成本的需求，与增加设计测试复杂度的同时，又必须降低测试成本，IC自我测试技术也就应运而生。包括边界扫描（Boundary Scan）、自动测试向量产生电路（ATPG）、错误模拟测试工具（Fault Simulation）及内建自我测试（Built-in Self Test；BIST），如(图一)等解决方案。在众多自我测试技术的方法中又以内建式自我测试（BIST）能同时满足复杂度与低成本的要求。
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