随着市场对於更小巧、更节能和更高效能的IC需求日益提升，IC设计界也面临着严苛挑战。西门子数位化工业软体更在近日推出Tessent Multi-die软体解决方案，协助客户加快和简化基於2.5D和3D架构的新一代复杂多晶粒设计的积体电路（IC）关键可测试性设计（DFT），促进 3D IC 成为主流应用。

西门子推出 Tessent Multi-die 解决方案，促进 3D IC 成为主流应用。

基於下一代电子元件正倾向於采用复杂的2.5D和3D架构，以垂直（3D IC）或并排（2.5D）方式连接多个晶粒，使之能够作为单一元件运作，却因为目前大部分的传统测试方法都是基於常规2D流程而来，为晶片测试领域带来巨大挑战。

西门子则为了克服这些挑战而推出Tessent Multi-die全面DFT自动化解决方案，应用於2.5D及3D IC设计相关复杂度更高的DFT任务，能与西门子 Tessent TestKompress Streaming Scan Network软体和 Tessent IJTAG 软体搭配使用，实现每个区块的DFT测试资源最隹化，而毋须担心影响其他设计，从而简化了 2.5D 及 3D IC的 DFT 任务。现在客户的IC设计团队，只要使用 Tessent Multi-die软体，就能快速开发出符合IEEE 1838 规范的2.5D和3D架构硬体。

西门子数位化工业软体??总裁兼Tessent业务单位总经理Ankur Gupta指出：「目前在2.5D 和3D元件中，采用高密度封装晶粒的设计需求正快速增长，IC 设计公司也面临着急剧加增的 IC 测试复杂难度。透过西门子最新的 Tessent Multi-die 解决方案，能够为客户未来的设计做好充分准备，同时大幅减少DFT工作量，降低当前制造测试成本。」

除了支援 2.5D 及 3D IC 设计的全面测试之外，Tessent Multi-die 解决方案还可以产生 die-to-die 间的连线测试向量，并使用边界扫描描述语言（BSDL）执行封装层级测试。进而利用西门子Tessent TestKompress Streaming Scan Network软体的封包资料递送能力，支援弹性平行埠（FPP）技术的整合。

於 2020 年推出的Tessent TestKompress Streaming Scan Network，就将核心级DFT需求从晶片级的测试交付资源中分离出来，使用真实、有效，且自下而上的流程来实现DFT，从而显着简化DFT规划和实作，同时将测试时间缩短4倍。

Pedestal Research 研究总监兼总裁 Laurie Balch 指出：「随着时间推移，传统的 2D IC 设计方法将遇到各种限制，越来越多的设计团队开始利用2.5D及3D IC 架构，以满足其在功耗、效能及晶片尺寸等方面的要求。在新设计案中部署这些高级方案的首要步骤就是制定 DFT 策略，以应对复杂架构带来的种种挑战，从而避免成本的增加或者拖累产品上市时间。透过持续发展 DFT 技术，满足多维度设计需求，EDA 厂商将进一步推动2.5D 及 3D 架构在全球范围?的应用。」