Mentor Graphics（明导）公司宣布，Calibre nmPlatform已通过TSMC 10nm FinFET V0.9制程认证。此外，Mentor Analog FastSPICE电路验证平台已完成了电路级和元件级认证，Olympus-SoC数位设计平台正在进行提升，以帮助设计工程师利用TSMC 10nm FinFET技术更有效地验证和优化其设计。 10nm V1.0制程的认证预计在2015年第4季度完成。

Mentor Graphics获得TSMC 10nm FinFET 制程技术认证

Mentor Graphics结盟TSMC为双方客户采用的10nm FinFET技术新增了一系列新功能，其中包括先进制程的双重曝光、DRC检查、TSMC全着色电路布局方法具体化，以及使用Calibre nmDRC和Calibre RealTime产品提高电路布局生产效率。为提升FinFET元件和多重曝光布局的电路模拟，我们在Calibre xACT中导入了新的寄生电路参数抽取模型，并对Calibre nmLVS的元件参数抽取进行优化。针对10nm 级的可靠性要求，Calibre PERC已增加P2P电阻和电流密度（CD）检查，有助于厘清电气故障的根源。对于可制造性，Mentor Graphics针对Calibre YieldEnhancer的SmartFill 功能进行扩展，以期其能达到TSMC 10nm的填充要求。

「Mentor Graphics与TSMC一直以来都携手合作，以确认在​​先进技术上的挑战并予以解决，」Mentor Graphics公司Design to Silicon事业部副总裁兼总经理Joseph Sawicki表示：「双方的合作有助于我们共同的客户准时推出符合规格的设计并为全球市场提供更具竞争力的产品。」

「我们与Mentor Graphics保持长期合作关系，为一代又一代的制程提供创新性解决方案，」TSMC 设计基础架构行销部高级总监Suk Lee表示：「TSMC 与Mentor Graphics 针对10nm FinFET 技术的合作有助于双方客户充分利用此突破性3D电晶体技术的功率、性能和密度优势。」

Analog FastSPICE（AFS）平台（包括AFS Mega）多种类型的参考电路已通过TSMC 10nm FinFET 制程技术SPICE 模拟工具认证方案，而元件级别的认证正在进行中。 Analog FastSPICE 平台为大规模奈米等级类比、RF、混合信号、记忆体和客制化数位电路提供了快速而准确的电路验证。对于嵌入式SRAM 和其他基于阵列的电路，AFS Mega 可提供精确的模拟结果。

Mentor Graphics 和TSMC 同时还携手在Olympus-SoC 布局和布线平台上支援10nm 全着色设计方法。 Olympus-SoC 改进其功能，以支援10nm 平面规划、布局和布线要求包括多尺寸最小布局单元和跨行约束感知标准单元布局、通孔1的预着色布线(pre-colored routing for via1)、着色感知最小面积规则和增量化设计规则，同时还能兼顾到制程的变异情况。

Mentor Graphics 还对产品进行了调整以简化多制程技术的设计和验证流程。例如，SmartFill ECO 填充流程可帮助设计工程师应付其最后的设计变更。 Calibre 工具的多重曝光功能采用的全新多重曝光图表简化技术可减少执行时间和除错工作。 Mentor Graphics 偕同TSMC 对Delta-V 检查的可用性和速度进行优化，使用Calibre nmDRC 产品和Calibre RealTime 工具可协助客户应付DRC 和双重曝光日益复杂的检查。设计工程师可利用TSMC Sign-off Calibre 产品平台的Calibre nmDRC 工具，并结合Calibre RealTime 产品来提升效率并降低整体的TAT。 Mentor Graphics 与TSMC 持续合作，确保为双方客户提供的EDA 工具不仅可针对最新的制程技术进行优化，而且可为其他尖端的技术精简流程。