西门子数位化工业软体近日发布 Tessent RTL Pro 创新软体解决方案，旨在帮助积体电路（IC）设计团队简化并加速下一代设计的关键可测试性设计（DFT）工作。

西门子推出 Tessent RTL Pro，加强可测试性设计能力

随着 IC 设计在尺寸和复杂性方面不断增长，工程师必须在设计早期阶段识别并解决可测试性问题。西门子的 Tessent 软体可在设计流程早期分析并??入客户大部分的 DFT 逻辑，执行快速合成，然後执行 ATPG（自动测试向量生成），以识别和解决异常模组并采取适当措施，以此满足客户不断增长的需求。

Tessent RTL Pro 进一步扩展了 Tessent 产品组合领先的设计编辑能力，可在设计早期自动分析并??入 test points, wrapper cells 和 x-bounding 逻辑，进而帮助客户缩短设计周期，并提高其设计的可测试性。与其他解决方案不同的是，Tessent RTL Pro 可处理复杂的 Verilog 和 SystemVerilog 构造，同时保持原始 RTL 设计的外观和体验。

Renesas 是一家业界领先的半导体公司，目前已采用 Tessent RTL Pro 来推进其在设计流程 shift-left 工作上的进展。Renesas Electronics Corporation 共享研发 EDA 业务部数位设计技术部门的 EDA 资深首席工程师 Tatsuya Saito 表示，「采用 Tessent RTL Pro 设计新一代汽车半导体，使我们能够持续推进设计流程的 shift-left 策略，减少传统设计流程的叠代次数。现在我们不但可以达成这一切，同时还可保持一流的覆盖率和向量数量，为後端和验证团队提供包含所有 Tessent IP（包括 RTL 中的 VersaPoint 测试点）的相同完整设计视图，这对於提升我们的竞争力至关重要。」

Tessent RTL Pro能与西门子领先的 Tessent DFT 工具搭配使用，提供业界首创功能。Tessent RTL Pro 可分析 RTL 复杂度及其对测试点??入的适应性，从而评估是否可以高效地编辑客户的 RTL 结构，这是在整个设计过程中增加测试点时的一个关键因素。这项创新功能可以帮助客户缩短设计周转时间，加快产品上市速度。

Tessent RTL Pro 的「shift-left」功能有助於增强第三方工具在合成前增加 DFT 逻辑时优化面积和时序的能力，只需执行闸极电路的扫描链??入工作。设计??入是在 RTL 开发阶段进行，透过 RTL 输出，可实现与第三方合成和验证软体无缝整合。此外，RTL Pro 所生成的设计档案可与任何下游的合成或验证流程配合使用，而不需要封闭流程的过程。

西门子数位化工业软体 Tessent 部门??总裁兼总经理 Ankur Gupta 表示：「Tessent RTL Pro 继续履行西门子的使命，为晶片设计师和 DFT 工程师提供业界最先进的解决方案，用於其设计流程。由於能在设计的 RTL 阶段分析并??入 wrapper cells、x-bounding 逻辑和 VersaPoint 测试点，客户现在可以大幅提高其设计的可测试性，从而进一步推进其设计流程计画。」