為了解決信號完整性的問題，在Implementation及簽核（Sign-off）的每個階段重新定義實體互連的佈局技術及驅動器的模型是必要的。在設計的過程中包含合成、佈局、繞線及簽核，都必須同時進行最佳化來解決時序，面積、電壓及信號完整性的問題，讓這解決方案能夠收斂以達到設計上的目標。傳統的IC設計技術已經無法達到這樣的需求，新的設計方法必須能夠準確的量測現今深次微米IC設計中金屬層中電氣及實體的特性，這樣才能解決信號完整性的預防、偵錯、分析以及簽核。

本文將討論信號完整性對IC設計工程師的挑戰及影響，例如互擾（Crosstalk）、壓降（IR Drop）以及電子飄移（Electromigration）。文中也將解釋為什麼大部分現今的IC設計解決方案並不能夠解決信號完整性的問題，並提供一個可實行的選擇方案。

互擾（Crosstalk）

在先進的製程中，金屬的互連有更小的寬度、更高的高度、更短的間距以及梯形的切面。因此在導體中金屬線間的電容增加了，如(圖一)。在現今的設計中，金屬線間的電容（Wire-to-Wire Capacitance）更比基板電容（Substrate Capacitance）及邊緣電容（Fringe Capacitance）扮演更重要的角色；再者，電晶體間也能夠完成更快的邊緣率（Edge Rates）。這兩個因素增加了由信號間電容耦合的信號干擾的可能性，而此增加的耦合電容亦導致了兩個不受歡迎的影響：

• (1)由互擾所引起的延遲發生在當兩條鄰近金屬線的交換時間重疊在同一個時間範圍（Time Domain）時，依據相對的轉換方向，通路（Path）將比預期的更快或更慢。





• (2)由互擾所引起的雜訊將導致從活動中電壓的尖峰訊號引入到相連的網路上，如果電壓超過了交換的臨界，這將導致錯誤的變換，更進一步導致錯誤的行為。

(圖二)說明了以上的模式，該圖形表現出互連延遲的構成是製程幾何的函數，在130奈米及以下的製程時，金屬線間的電容延遲主導了所有的互連延遲。

《圖一　不同製程下的金屬線間電容比較》

《圖二　不同製程條件下的互連延遲情況》

由互擾所引起的延遲

由互擾所引起的延遲造成的影響，請參考(圖三)的線路，這3條簡單的線路（Net A、Net B、Net C）藉由2個電容（CC1、CC2）相互耦合，為了能更了解信號完整性的問題，以下將這些網路區分為“Victim”和“Aggressor”；Victim的定義為這些發生延遲及邏輯層次改變的網路，Aggressor的定義為這些對Victim網路產生有效的耦合電容以及這些將轉換的電子能量耦合到Victim的網路。

《圖三　Aggressor and Victim網路之耦合電容》

在Aggressor網路上發生的轉換將藉由電容的耦合傳輸到Victim網路上。 這將產生一個非預期的Victim訊號轉換波形的變形，同時導致在Victim網路上的延遲。根據不同的Victim及Aggressor的轉換方向，延遲所造成的效應可能是(圖四)中的一種：如果Victim跟Aggressor的轉換是在相反的方向，延遲將會增加，這將可能導致違反設定時間（Setup Time）；如果Victim跟Aggressor的轉換是在相同的方向，延遲將會減少，這將可能導致違反保存時間（Hold Time）。

《圖四　延遲所造成之效應》

互擾所產生的雜訊（Crosstalk-Induced Noise）

除了影響時序之外，導線間的電容耦合將導致功能的失敗。當一個Aggressor網路在一個緊鄰的Victim網路上轉換，將可能引起Victim上的雜訊， 導致非預期的訊號轉換或邏輯上的失誤。這種效應就是互擾所產生的雜訊（Glitch）。

《圖五　互擾對功能上造成的影響》

(圖五)說明了互擾對功能上所造成的影響，因為耦合電容（Cc）的關係， 在這個範例中Aggressor網路因互擾對Victim網路所造成的互擾雜訊。當耦合的能量超過了緩衝器的雜訊容忍範圍，將導致一個不必要的緩衝器輸出轉換，甚至更進一步傳播到相繼的元件而導致功能上的失敗。

電壓降（IR Drop）

在電源供應網路上的電阻網路以及即時的電流，將對元件造成一個即時的電壓減少，這電壓上的減少就是“電壓降”，會造成元件延遲的增加進而導致違反設定（Setup）；違反Setup將降低元件的表現。再者，降低電源功率也將降低元件的雜訊免疫能力，進而導致功能的失敗。(圖六)展示了元件延遲和供應電源功率的相對關係。

傳統上工程師利用設計一個最差情況（worst-case）之電壓降來控制有害的壓降效應，利用元件庫的特徵化及壓降值來決定該最差情況的環境條件，將設計中功率網路的壓降值維持在這個標準。通常壓降值的臨界點為10％的供應電源電壓，在先進的製程中，這將導致10％或甚至更多的元件延遲。為了滿足電壓降的限制，現在工程師常增加功率的網路，但這也消耗了有限的路由資源。當需要更多層來作路由時，這更增加了光罩的成本，也可能造成額外的耦合電容而降低晶片的表現。當電壓降的值超過了5％的工作電壓時將導致非線性的時序改變。為了計算這延遲及供應電壓的非線性關係，我們必須利用複雜的模組，例如Scalable Polynomial Delay Models（SPDMS）來作靜態的時序分析（Static Timing Analysis；STA）。

《圖六　元件延遲和供應電源功率的相對關係》

電子飄移

電子飄移發生在當高密度電流的電子產生的電子力量，衝擊格狀金屬結構的離子；這種力量將隨著時間而造成金屬位移，進而在高密度電流的地方產生斷層或在低電流密度的地方因離子的沉積而造成短路，如(圖七)。在電源及地線的網路格點，因為電流較大且方向一致，最容易造成電子飄移的現象。時脈信號（Clock）則容易因高電流密度、頻繁的轉換及明顯的邊緣而造成電子飄移的現象。

標準元件的金屬化及元件間的互連線路也很容易受電子飄移的影響，在先進深次微米的製程中，由於通孔（Via）相對的高電阻、較小的橫切面積，以及在製造時容易形成斷層，通孔特別容易受電子飄移的影響。在交流電源中的金屬會有比較長的生命週期，但仍然會因隨時間的增長而造成電子飄移的失敗。

《圖七　電子飄移示意圖》 電子飄移起始於金屬結構的粒狀邊界，且會隨著時間增長而導致失效（如右圖箭頭所指的淺灰色部分）或丘狀凸起（右邊深灰色部分）。

現有的設計流程中，在金屬的互連線路常因為自我加熱現象（Self-Heating；或稱Joule Heating）而導致互連線路溫度的上升。溫度上升將使電子流的阻力增加而導致電子飄移更惡化。當斷層形成後，將使附近的電流減少， 也同時減少了橫切面的面積，這樣又將使斷層區附近的電阻及電流密度的增加，而使Self-Heating及電子飄移的效應更明顯。由於不同的熱膨脹係數，線路的Self-Hea也將引起線路及電介質間的機械壓力，而這些熱機械壓力（Thermal-Mechanical Stress）將使互連線路產生失敗。

解析當前信號完整性解決方案

大部分現存的信號完整性解決方案在某些地方都不夠完備，例如由許多單一設計工具所組成、未經修正的設計流程，將無法使時序及信號完整性在流程中得到收斂，另外也可能提供省略了簽核驗證的設計流程，而導致未能偵測的錯誤，使設計產生問題。

信號完整性解決方案如果建立在不同的設計工具將會有許多煩人的問題，特別在當我們想要整合由不同的時序計算引擎、元件庫、資料庫、限制（Constraints）、 造型（Modeling）技術、萃取引擎（Engine）、過濾裝置（Filtering Mechanisms）。這樣的設計流程將讓工程師必須解決時序及雜訊的修正以及不同設計工具資料庫的轉換，而浪費許多寶貴的時間。這些設計工具的介面及資料的轉換常不能正確的表達Slew Degradation、Overlapping Tails of Aggressor/Victim Waveforms或是非同步設計中的時間區域， 這將造成時序及信號完整性的問題，使設計流程無法收斂。

如果設計流程省略了Sign-off驗證或許能提供一個整合的流程，但在先進的製程技術中互擾及時序的交互作用將更複雜，耦合電容的改變將影響設計的表現。因此，如何將Conformal Dielectrics、Copper Dishing、不規則導體（Trapezoidal Conductors）等效應正確的反應在萃取電阻電容的計算上，這樣才能在延遲的計算（Delay Calculation）上正確的反映出是否有互感的問題。一個忽略掉Sign-off驗證的設計流程，將導致時序及信號完整性的問題而使設計走向失敗，為了完整的解決信號完整性的問題，一個新的解決方案是必須的。

強化了信號完整性的設計平台

目前已有可提供一個提供解決信號完整性問題，包括在預防、分析、修復及Sign-off的收斂設計流程設計平台（如Synopsys之Galaxy SI）。 該平台能將設計免於因互擾所產生的延遲、雜訊（Glitch）、電壓降以及電子飄移的影響， 同時解決時序問題。 這是一個易於導入的解決方案，同時也被元件庫及其他設計工具公司支援， 更是一個經客戶驗證， 也已經被導入設計流程中。

在功率網路防止電壓降及電子飄移的問題

在Implementation的設計流程之前，分析功率網路（Power Grids）的電壓降及電子飄移問題是必要的。如果在網路中發現電流負荷不夠或可靠性有問題，浪費時間在Implementation上將是非常沒有效率的， 而且這些問題最好能一開始就解決。在新一代的設計平台中，這些問題都將在早期的設計企劃（Design Planning）階段就開始做評估。

Placement and Routing-based的互擾及信號完整性的預防、分析及修復

跟互擾有關的信號完整性問題可以在Physical Synthesis時就被發現。 為了讓這些效應能在Placement-Based的預防階段發揮效用，必須有一個雜訊圖來計算潛在的互擾效應。將互擾的效應變成一個Physical Synthesis的成本公式（cost function）可確保Placement及雜訊被同時在時序、面積、功率等等的問題上進行最佳化；這樣所產生的Netlist將會有最少的雜訊問題。

《圖八　在physical synthesis防止互擾》

在Physical Synthesis的互擾預防並不只有Slew Balancing或Gate Sizing而已，可在在最佳化的過程中加入額外的Cost Function。(圖八)說明了已經放置好的Netlist在加入額外的Costing及沒有加入前的比較。潛在的Victim有較弱的Driver，推動較長的網路。解決方案為加入一個較強的Driver及讓Driver的位置比較靠近Receiver。這樣的最佳化可讓已放置好的Netlist在將來Routing的階段較少產生雜訊的問題，且因許多問題已經被事先解決，能使投片時程（Time-to-Tapeout）更為快速。

在Routing的設計中有幾個階段，有許多方法可以用來降低互擾及電子飄移的問題。 並不是所有的方法都必須在每一個階段中使用。在整個設計流程中，對比較敏感的網路例如Clocks、Resets及Test Enables等等，Routing的規則可用Net-Specific的Wire Spacing及Shielding，雖然這樣對保護特殊的網路有很大的幫助，但也必須消耗寶貴的Routing資源。

在Galaxy SI 設計平台中一個重要的特性就是擁有統一的Runtime結構，這將容許Timing Windows、Congestion以及Route Topologies在指定Global Route Cells時同時被計算。在Global Routing的階段就將這些資訊考慮進去將有助於減少Runtime， 因為這將減少雜訊的產生及降低之後Detail Routing階段的時間。

在接下來的Routing階段就是Track Assignment。在決定那一個Layer或Track來指定特殊的訊號時，互擾的問題將一併被考慮。Pin-Specific雜訊特徵化也同時用來保護更敏感的網路Pin。較少發生耦合電容的Layer將被指定給較長的Routes，以及平行的Track Assignment將避免長的Routes。

Detail Routing將決定最後的Interconnect、Layers、Adjacency、Spacing以及Width來同時將互擾及時序做最佳化。在壅塞以及對時序敏感的設計中，要防止每一個問題是不可能的。同時在之後的Engineering Change Orders（ECOs）中，也可能導致信號完整性的問題。一種Search and Repair的邏輯方法將可以正確找出及修正問題而不會破壞時序。

在所有的Routing階段作最佳化及Over-Archings Strategy將在早期降低信號完整性的問題，藉以改善設計流程的收斂性及Runtime。大部分的Routing方法都可被分散來平行處理問題，這更將減少Runtime的消耗。這些方法都利用每個階段所取得的資訊來改善及避免問題，讓整個設計流程更簡化、更有效率。

信號完整性的分析及簽核

任何信號完整性的分析都只能做到在建立在分析時序及寄生值的基礎上。在信號完整性的分析上一個重要的步驟就是決定偶合及Power/Ground的網路寄生電容。現在的製程將有新的Modeling挑戰，例如Copper Dishing、Air Gaps等等。 藉由經過驗證及市場上領先的解決方案來解決這些先進製程的效應是必須的。

一個綜合的信號完整性分析及簽核解決方案需要加入一個靜態時序分析（STA）的環境來考慮SI對時序所造成的影響。因為STA是做最後的分析，這樣能確保之後沒有時序及信號完整性的問題。為了達到簽核的目標，Golden Delay Calculation Engine是必須的。ASIC領導廠商及晶圓代工廠也投資了許多資源來驗證STA的設計工具及Delay Calculator以符合對精確度的需求。將經過業界驗證的技術整合進信號完整性的分析工具將確保信號完整性簽核的成功， 同時也確保了Foundry在正確的時序及雜訊元件庫（Noise Library）上的投資。

在信號完整性的簽核使用市場上領導的靜態時序分析環境有兩個好處：因為整合的環境已經有能力在數小時內分析數百萬邏輯閘的設計，信號完整性的分析將更有效率。另外在設計流程上較易於採用，只需對現有的設計方法做些許的改變， 就可達到信號完整性的簽核。在Implementation的過程，靜態時序分析及信號完整性的簽核是在Tape-out之前完成時序及信號完整性的最後及最重要的步驟。

時序及互擾所引起的雜訊並不是簽核的唯一標準。由於我們需要在對電子飄移， 功率消耗，以及電壓降的簽核驗證來確保Power、Performance，以及可靠度的目標有達成。這些需求在設計平台中將很容易達到。Rail分析的結果將提供一個正確，在設計階段中完整的簽核解決方案來分析在先進製程中的功率消耗、電壓、電壓降和電子飄移。使用專利的設計方法，Rail的解決方案將加快Time-to-Market，同時精確性也經HSPICE的驗證。

結論

許多設計團隊已經確認在高階製程中，信號完整性將成為SoC及ASIC設計中最重要的問題。如果信號完整性的影響在Implementation的階段被忽略， 設計將可能會有功能上的錯誤及Performance上的問題，在Implementation的階段沒有預防信號完整性的問題，信號完整性將變的非常棘手。互擾所造成的延遲及雜訓是信號完整性中最重要的效應，這將影響設計的時序及功能。另一個重要信號完整性的效應是電壓降，將降低設計中時序的表現以及降低對雜訊的極限， 增加了無法符合對信號完整性目標的危險；而電子飄移將造成可靠度的問題而導致較短的晶片生命週期。

解決方案的最大好處是能夠利用預防、分析、偵錯以及簽核的能力來解決及符合設計的目標，包含在表現上、功能上以及可靠性。一個共同的時序、Extraction、 Noise Modeling、元件庫和資料庫將確保可預測及收斂的Implementation設計流程。在靜態時序分析的環境分析信號完整性的效應，將提供使用者在動態模擬及單點信號完整性分析工具所做不到的Full-Chip表現及容量。

（作者任職於Synopsys）