CTIMES- 以平台式EDA工具解決信號完整性問題 :平台式EDA,摩爾定律

根據摩爾定律（Moore's law），當元件的幾何持續的縮減，設計積體電路（IC）所面臨的挑戰將持續成長，深次微米（UDSM）的製程也將逐步成形。這樣的趨勢衍生了信號完整性（Signal Integrity）的問題，例如耦合電容及互連電阻的增加、更高的電流密度與電壓的降低。如果在設計IC的時候沒有把這些因素考慮進去，將造成性能的降低、可靠性的問題，甚至功能上的錯誤。

為了解決信號完整性的問題，在Implementation及簽核（Sign-off）的每個階段重新定義實體互連的佈局技術及驅動器的模型是必要的。在設計的過程中包含合成、佈局、繞線及簽核，都必須同時進行最佳化來解決時序，面積、電壓及信號完整性的問題，讓這解決方案能夠收斂以達到設計上的目標。傳統的IC設計技術已經無法達到這樣的需求，新的設計方法必須能夠準確的量測現今深次微米IC設計中金屬層中電氣及實體的特性，這樣才能解決信號完整性的預防、偵錯、分析以及簽核。
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