過去幾年來，SoC逐漸成為晶片類的主流。事實上，現在有些觀察家相信，主要的晶片類型實際上只分成兩種：SoC及記憶體。當把焦點放在測試SoC的趨勢和策略時，真正所考慮的趨勢及策略其實遍及所有非記憶體的晶片。

對SoC晶片而言，測試已成為一種更有挑戰的研發項目，引發的問題也日漸增加：要進行多少測試才能完整、要嵌入多少測試以及願意付出多少測試成本？先前在相關方面的爭論集中在測試廠商要用何種測試的型式使其能夠一枝獨秀？而目前這些測試的相關問題已有答案，並在SoC測試策略方面引發熱烈地探討相關研發項目。

測試SoC有三種主要意義，並各自擁有其擁護者及辯護者，其三種意義分別為：傳統功能測試、結構測試及BIST測試（內建的自我測試）。功能測試只能由一組測試器單獨執行，而當SoC變得更為複雜時，便需要更高的測試功能。由於擔心未來測試機的效能及成本增加，半導體廠商開始加入更多的掃描路徑（Scan Path）到設計中，以便藉由結構測試方式（Structure Test），例如DC與AC掃描，來找出晶片在製造時所發生的潛在錯誤。相信此種結構測試法（Structure Test）可滿足所有需求，部分測試機甚至僅使用結構方式進行測試。最後，有愈來愈多的BIST與SoC設計整合，但幾乎僅限用於嵌入式記憶體測試，而在該類測試中，其運算系統方式到pattern generation須符合記憶體的排列架構。然而，並非所有記憶體皆採用 BIST測試。同時，BIST所需的額外費用僅值得用於大型嵌入式記憶體，而小型記憶體仍須採用外部測試。
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