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數位延遲鎖相迴路介紹
系統晶片設計專欄(4)

【作者: 陳信樹】   2007年03月30日 星期五

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隨著製程技術越來越先進,數位系統電路的操作速度變的越來越快,整合在同一晶片內的電路也越來越多。因此,每個電路間的同步變的相當重要,尤其是在高速的系統中,時脈偏移(clock skew)將是一個決定系統性能優劣的重要因素。


時脈偏移是由於信號經過不同路徑所造成的延遲不同所形成,且時脈偏移受製程、電壓、溫度、負載的變異(PVTL effect)影響,而鎖相迴路(PLL)和延遲鎖相迴路(DLL)已經被廣泛地應用在消除時脈偏移,而且若是不需要頻率合成的功能,延遲鎖相迴路較常使用,這是由於他本身在抖動(jitter)、穩定度方面表現的比鎖相迴路(PLL)好。


延遲鎖相迴路在很多應用上已經被使用,像是同步動態記憶體(SDRAM)、類比數位轉換器(ADC)、數位信號處理器(DSP)等,這些需要時脈操作的電路,都可以用延遲鎖相迴路來提供一個穩定的系統時脈,讓電路可以達到預期的性能。而本文主要針對數位延遲鎖相迴路作一個簡單的介紹,讀者可以透過本文,對數位延遲鎖相迴路有一個粗略的認識。
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