Microchip的PolarFire^® FPGA產品業界認証具有出色可靠的低功率、高安全性元件，一直被廣泛應用於有線和無線通訊、國防、航空、工業嵌入式、人工智慧、影像處理等不同範疇。本文將介紹如何在PolarFire Splash套件上實現JESD204B獨立設計，並搭配GUI演示應用的電路板。此設計是使用PolarFire高速構建的參考設計收發器模塊，以及CoreJESD204BTX和CoreJESD204BRX IP內核。它在運行時透過收發器將CoreJESD204BTX數據發送到CoreJESD204BRX IP內核。此設置有助於獨立的JESD不需要類比轉換器（ADC）或數位轉換器介面。

Microchip的PolarFire FPGA具有嵌入式高速收發器模組，可以處理的資料速率從250 Mbps到12.5 Gbps不等。收發器（PF_XCVR）模塊集成了幾個功能以支持 FPGA多種高速串行協議。JESD204B是一種高速串行JEDEC委員會制定的數據轉換器介面標準。JESD204B標準減少了高速數據轉換器和接收器之間的數據輸入和輸出數量。Microchip提供發射器的CoreJESD204BTX和CoreJESD204BRX IP 內核以及JESD204B標準的接收器介面。這些IP內核易於與JESD204B的數據轉換器整合，以開發無線基礎設施等高帶寬應用收發器、無線電、醫學成像系統以及雷達和安全通信。這些IP內核支援從x1到x8的鏈路寬度，以及每通道250 Mbps到12.5 Gbps的鏈路速率使用子類0、1和2。

設計要求如下表一列出了軟體、硬體與IP運行展示所需的資源，大家也可從Microchip網站下載參考設計與開發軟體來實現。

以下PolarFire JESD204B演示設計，連接符合JESD204B標準的資料轉換器，它帶有PolarFire的元件。這個設計中的硬體實現如圖一所示：

1. DATA_HANDLE_0與GUI介面，GUI支持選擇PRBS或波形輸入。

2. DATA_HANDLE_0將輸入選擇傳遞給DATA_GENERATOR_0模塊，後者生成相應的輸入數據並將其發送到CoreJESD204BTX IP內核。

3. CoreJESD204BTX IP內核執行基於配置生成的JESD204B發送器功能，並將數據發送到PF_XCVR（收發器）IP內核。

4. 編碼數據由CoreJESD204BRX IP內核接收，因為PF_XCVR模塊的TX和RX通道被環回。

5. CoreJESD204BRX IP核根據配置執行JESD204B接收器功能，並將數據發送到 GUI以查看所選輸入。

圖二所示為在LiberoR SoC實現JESD204B通訊演示硬體IP。

圖（三）為透過Libero SoC 撰寫測試模擬JESD204B所得的訊號。

本文利用模擬驗證，並確認此訊號無誤，再將此開發設計程式燒入FPGA中做驗證。圖（四）開發實體參考設計PolarFire Splash EVB實體圖。

利用PolarFire Splash EVB連接PC，並搭配GUI做驗證，得到CoreJESD204BRX 收到的波形，如圖（五）所示。由此圖可得知實際測試與模擬的波形是相同。

本文所探討JESD204B Standalone Interface，利用理論實作搭配GUI驗證與模擬訊號分析，得到符合的訊號波形。以減少設計開發時程。若有任何疑問，歡迎參閱Microchip網頁了解更多相關的產品資訊，或與我們聯絡。

●FPGA及PLD：https://www.microchip.com/en-us/products/fpgas-and-plds

● PolarFire FPGA：https://www.microchip.com/en-us/products/fpgas-and-plds/fpgas/polarfire-fpgas

以下亦列出了更多有關JESD204B標準和IP內核的資訊的供各位讀者參考：

‧有關PolarFire收發器模塊、PF_TX_PLL和PF_XCVR_REF_CLK的信息，請參閱UG0677：PolarFire FPGA收發器用戶指南。

‧ 有關 PF_URAM（PF Micro SRAM）的更多信息，請參閱UG0680：PolarFire FPGA Fabric用戶指南。

‧ 有關CoreJESD204BTX的更多信息，請參閱CoreJESD204BTX手冊。

‧ 有關CoreJESD204BRX的更多信息，請參閱CoreJESD204BRX手冊。

‧ 有關Libero、ModelSim和Synplify的更多信息，請參閱Microchip Libero SoC PolarFire網頁。

參考來源：

[1] DG0796 Demo Guide PolarFire FPGA Splash Kit JESD204B Standalone Interface

本文作者為：Microchip主任應用工程師 鄭世仁