系統晶片（System-on-a-Chip；SoC）設計具有高效能、較短設計週期及較低製造成本等眾多優點，故此設計方法已成為目前IC設計的趨勢。但在系統晶片中，電路複雜度及設計方式均與傳統的電路截然不同。此外為了縮短設計週期，設計者亦常會整合不同的IP（Intellectual Property），例如微處理器（MPU）、類比/數位及數位/類比轉換器（ADC/DAC）、鎖相迴路（PLL）、數位訊號處理器（DSP）及記憶體等。而各個IP之間通常具有不同的測試策略及控制方式，這使得原本就不易解決的測試問題更顯得困難。

不同類型的電路有不同的測試方式，例如說邏輯電路是以掃瞄架構（Scan）與自動測試向量（Automatic Test Pattern Generation；ATPG）為主，而類比/混合訊號電路則多半是測量其功能與參數是否符合規格，記憶體則是以輸入測試演算法，由機台自行產生測試圖樣的方式。因此，若以傳統的測試方式來進行系統晶片測試的話，需要同時使用邏輯測試機台、類比/混合訊號測試機台及記憶體測試機台等，或者是選用同時具有上述幾種機台能力的系統晶片測試機台。這對於測試成本來說，相當不划算。如何運用可測試設計技術來降低系統晶片的測試複雜度，使用最便宜的測試機台與最短的測試時間，來完成系統晶片的測試，遂成為測試方面的研究主題之一。

本篇文章將介紹目前正在開發的可測試設計技術；這些技術除了應用在一般的晶片之外，也可以應用在系統晶片上，解決系統晶片在測試上的瓶頸。以下就我國目前正在開發的可測試設計技術，分成三個主題來介紹，包括：
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