隨著製程技術越來越先進，數位系統電路的操作速度變的越來越快，整合在同一晶片內的電路也越來越多。因此，每個電路間的同步變的相當重要，尤其是在高速的系統中，時脈偏移（clock skew）將是一個決定系統性能優劣的重要因素。

時脈偏移是由於信號經過不同路徑所造成的延遲不同所形成，且時脈偏移受製程、電壓、溫度、負載的變異（PVTL effect）影響，而鎖相迴路（PLL）和延遲鎖相迴路（DLL）已經被廣泛地應用在消除時脈偏移，而且若是不需要頻率合成的功能，延遲鎖相迴路較常使用，這是由於他本身在抖動（jitter）、穩定度方面表現的比鎖相迴路（PLL）好。

延遲鎖相迴路在很多應用上已經被使用，像是同步動態記憶體（SDRAM）、類比數位轉換器（ADC）、數位信號處理器（DSP）等，這些需要時脈操作的電路，都可以用延遲鎖相迴路來提供一個穩定的系統時脈，讓電路可以達到預期的性能。而本文主要針對數位延遲鎖相迴路作一個簡單的介紹，讀者可以透過本文，對數位延遲鎖相迴路有一個粗略的認識。

數位延遲鎖相迴路

數位延遲鎖相迴路大致上可分為以下幾種：暫存器控制延遲鎖相迴路 （Register-controlled DLL） [1]、計數器控制延遲鎖相迴路（Counter-controlled DLL）[2]、以及連續近似暫存器控制延遲鎖相迴路（Successive approximation register-controlled DLL）[3]等種類 。而這些數位延遲鎖相迴路相較於類比延遲鎖相迴路而言，在相位誤差（phase error）、抖動（jitter）方面表現較差，這主要是因為類比延遲鎖相迴路在調整延遲時間是連續的（continuous），但數位延遲鎖相迴路將延遲時間量化（quantized），調整延遲時間是不連續的（discrete），因此會有所謂的量化誤差（quantization error）存在，導致相位誤差和抖動表現的較差，下面將進一步介紹這些電路的架構及操作原理。

《圖一　暫存器控制延遲鎖相迴路（Register-controlled DLL）基本架構》

暫存器控制延遲鎖相迴路（Register-controlled DLL）

暫存器控制延遲鎖相迴路的基本架構如(圖一)所示，其中包含輸入緩衝器（Input Buffer）、相位偵測器（Phase Detector）、延遲線（Delay Line）、位移暫存器（Shift register），其中延遲線由2N個相同的延遲細胞（Delay cell）組成，而暫存器控制延遲鎖相迴路的操作原理如(圖二)所示。

《圖二　暫存器控制延遲鎖相迴路操作原理》

首先，輸入時脈（Input clock）從延遲線（Delay line）中的某個位置進入，延遲一段時間後產生輸出時脈（Output clock），延遲時間由輸入信號所經過延遲細胞（Delay cell）的個數來決定。接著利用相位偵測器（Phase detector）偵測輸入時脈與輸出時脈的相位差後，相位偵測器的輸出有兩種情況，若是輸出時脈領先輸入時脈，則輸出左移，若是輸出時脈落後輸入時脈，則輸出右移，而相位偵測器的輸出用來控制位移暫存器（Shift register）的N位元（N-bit）。

這N位元中只有一位元會被設為邏輯高（logical high），其餘皆為邏輯低（logical low），而設為邏輯高的位元將決定輸入時脈進入延遲線的位置，即控制輸入信號經過延遲細胞的個數。

暫存器控制延遲鎖相迴路的解析度（resolution）由一個延遲細胞（Delay cell）的延遲時間決定，最低操作頻率由延遲線所能產生最大延遲時間決定。

計數器控制延遲鎖相迴路（Counter-controlled DLL）

計數器控制延遲鎖相迴路基本上與暫存器控制延遲鎖相迴路相同，只是控制延遲線延遲時間的改成計數器（counter），並且延遲線（Delay line）由N個二進制權重（binary-weighted）的延遲細胞（delay cell）所構成，其基本電路架構如(圖三)所示，而操作原理與暫存器控制延遲鎖相迴路略有不同，其N位元計數器輸出的N位元（N bit）皆有可能被設為邏輯高（logical high）或邏輯低（logical low），其實這N位元就是我們所熟知的二進制碼（binary code），和二進制權重的延遲細胞搭配起來便可以決定延遲線產生延遲時間的長短。

《圖三　計數器控制延遲鎖相迴路（Counter-controlled DLL）基本架構》

連續近似暫存器控制延遲鎖相迴路（Successive approximation register-controlled DLL）

連續近似暫存器控制延遲鎖相迴路主要就是靠著特殊的演算法，控制延遲時間去逼近最佳值，延遲線（Delay line）也由N個二進制權重（binary-weighted）的延遲細胞（delay cell）所構成，電路架構如(圖四)所示。

以N＝2為例，這個電路用來逼近最佳延遲時間的演算法如(圖五)所示，一開始最高有效位元（MSB）先預設為1，其餘位元皆設為0，透過相位偵測器（Phase detector）比較，若是輸出時脈領先（Lead），則將預設的1保留，反之，若是輸出時脈落後（Lag），則將預設的1清除為0，接著下一位元再設為1，然後重覆一樣的步驟，直到所有的位元確定後便停止，這N位元的大小便設定了延遲線延遲時間的長短。

《圖四　連續近似暫存器延遲鎖相迴路（SAR-controlled DLL）基本架構》

延遲鎖相迴路性能指標

像是同步動態記憶體（SDRAM）這類需要高速傳遞資料的電路，都必定要有延遲鎖相迴路這樣的電路，產生一個相當好的時脈，使電路能夠準確無誤的工作，系統的效能才能維持一定的水準，而所謂好的時脈就是指低時脈偏移（clock skew）、低抖動（jitter）、責任週期（duty cycle）不變或是50％，又如類比數位轉換器（ADC）所需的多相位時脈（multi-phase clock），也需要相當低的時脈偏移以及低抖動，才能準確的取樣（sample），表現出預期的性能。

尤其在高速的環境下，對於時脈的要求將更為嚴苛，一般來說，代表延遲鎖相迴路性能的指標有鎖定頻率範圍（locking frequency range）、鎖定時間（lock time）、功率消耗（power consumption）、相位誤差（phase error）、抖動（jitter），數位延遲鎖相迴路在鎖定時間、功率消耗上表現較好，且適合轉換製程、低電壓操作，也就是說較容易和其他電路整合在一起，而類比鎖相迴路在相位誤差、抖動上表現較好，在高速操作介面上是以較有利的，雖說數位延遲鎖相迴路可將延遲細胞的延遲時間設計的小一點來讓相位誤差小，但這付出的代價便是鎖定頻率範圍變小。

《圖五　連續近似暫存器演算法示意圖》

結語

現在由於無線通訊逐漸發達，攜帶式產品相當重視低功率消耗，還有體積小，即所謂的系統晶片（SoC），由這兩點來看，數位延遲鎖相迴路是比較適合的，但若是相位誤差以及抖動無法改善，便無法用在高速系統方面。未來，數位延遲鎖相迴路的相位誤差和抖動將會是能否高速操作的一個重要關鍵。

---作者為台大電子工程學研究所助理教授---

＜參考資料：

[1] A. Hatakeyama, H. Mochizuki, T. Aikawa, M. Takita, Y. Ishii, H.Tsuboi, S. Fujioka, S. Yamaguchi, M. Koga, Y. Serizawa, K. Nishimura,K. Kawabata, Y. Okajima, M. Kawano, H. Kojima, K. Mizutani, T.Anozaki, M. Hasegawa, and M. Taguchi, “A 256 Mb SDRAM using a register-controlled digital DLL,” IEEE J. Solid-State Circuits, vol. 32, pp.1728–1733, Nov. 1997.

[2] H. Sutoh, K. Yamakoshi, and M. Ino, “Circuit technique for skew-free clock distribution,” in IEEE Custom Integrated Circuits Conf., 1995, pp.163–166.

[3] G. K. Dehng, J. M. Hsu, C. Y. Yang, and S. I. Liu, “Clock-deskew buffer using a SAR-controlled delay-locked loop,” IEEE J. Solid-State Circuits, vol. 35, pp. 1128–1136, Aug. 2000. ＞