近年來，隨著互補式金氧半導體（CMOS）特徵尺寸的微小化，為維持電晶體閘極氧化層的穩定度，低電壓已成為無可避免的趨勢。如圖一所示，根據2004年半導體工業協會（Semiconductor Industry Association）所發表的國際半導體技術路徑圖（International Technology Roadmap for Semiconductors, ITRS）可知，預計於2020年底，超低電壓0.4V將被採用[1]。然而，考慮到數位電路的漏流（leakage）及雜訊邊際（noise margin）等問題，臨界偏壓（threshold voltage）並未能跟隨莫爾定律(Moore’s law)作有效地降低，因而使電晶體的驅使電壓（overdrive voltage）隨著製程演進而逐漸下降。如此一來，電路特性將受到嚴重限制，特別是對敏感的射頻前端部份。本篇文章，將以互補式金氧半導體（CMOS）元件作出發點，說明低電壓對無線前端電路的影響；之後，將分別針對低雜訊放大器、混頻器及壓控振盪器，就傳統的低電壓架構進行回顧；同時，也將展示我們目前的研究成果。

《圖一　2004年國際半導體技術路徑圖對CMOS製程使用電壓之預測[1]》

低電壓對CMOS電晶體影響：

轉導(transconductance)及操作頻率

傳統的射頻前端電路多以GaAs或BJT技術加以實現；近年來，基於成本及整合的考量，使用CMOS製程來實現RF IC已漸趨主流。然而，CMOS本身的轉導（transcondctance）較GaAs或BJT來得低，所以設計上的挑戰相對較大，特別是當低電壓使用時。圖二所示，為金氧半元件轉導對閘極-源極電壓的模擬結果，很明顯地，當電晶體操作於弱反轉區（weak inversion region）時，轉導會迅速下降，這對於前端電路而言，是相當不利的。低電壓除了對轉導有影響外，其對操作頻率亦有限制，我們可利用圖三作進一步的說明。仔細觀察該圖可以發現，隨著閘極-源極電壓的減少，不論是截止頻率（fT）或最大振盪頻率（fmax），都會成劇烈的衰減，而fmax又與元件尺寸有密切的關聯。在低電壓的設計中，為了得到適當的轉導，往往會取較大的電晶體，如此一來，元件的最大振盪頻率（fmax）將會下降，因而使操作頻率受到嚴峻的限制。

《圖二　閘極-源極電壓對轉導的影響。》

《圖三　閘極-源極電壓對最大振盪頻率及截止頻率的影響。》

線性度

線性度為RFIC重要特性之一，通常是以IIP3作為指標，根據研究指出[2]，IIP3與非線性係數有如下的關係式：

《公式一》

其中，Z0為50，而c1及c3可利用電晶體的小信號汲極電流（id）及閘極-源極電壓（vgs）定義如下：

《公式二》

圖四所示，為閘極-源極電壓對非線性係數及IIP3的模擬結果，我們可以清楚的觀察到，低電壓對電晶體的線性度實有不良的影響，為了要解決此一問題，可使用順偏基極偏壓（forward-body bias）技巧，以降低元件的臨界偏壓（threshold voltage）；或將電晶體偏壓於圖四(b)中IIP3的翹起點（通常稱作sweep spot），以改善線性度。相關的細節，如後所述。

《圖四　閘極-源極電壓對(a)非線性係數及(b)IIP3的模擬結果。》

雜訊

雜訊為另一項前端電路重要的特性之一，該參數亦會因電壓大小而作改變。圖五為最低雜訊（minimum noise figure）對元件閘極-源極電壓作圖結果，當操作於強反轉區時，雜訊幾乎與偏壓點成弱關係，一旦偏壓過低時，電晶體雜訊將迅速增加，此乃因除了熱雜訊（thermal noise）外，擴散電流（diffusion current）所引發的shot noise亦被引入所導致。由於低電壓對元件雜訊有很大的影響，故需慎選電晶體的偏壓點，以利前端電路的設計。

《圖五　閘極-源極電壓對金氧半元件最低雜訊的影響。》

低電壓射頻前端電路：

一個典型的接收器前端電路架構如圖六所示[3]，其主要包含了低雜訊放大器（LNA）、降頻混頻器（downconversion mixer）及本地振盪信號（LO）。其中，低雜訊放大器主要功能乃是負責將天線接收到的微弱RF信號以最低的雜訊貢獻加以放大，而降頻混頻器則是把LNA放大之RF信號，透過與本地振盪信號端的LO信號相乘，將原高頻的RF信號轉變為低頻的IF信號，以方便後級之信號處理。以下，我們將針對低雜訊放大器、混頻器及壓控振盪器，就傳統的低電壓架構進行回顧

《圖六　典型射頻接收器前端電路架構。》

低雜訊放大器

CMOS低雜訊放大器的設計，傳統上採用圖七的cascode電路架構[2]。接收到的RF信號，將透過共源極及共閘極放大器M1及M2加以放大；至於輸入端的匹配，則運用了L1及L2兩電感共同達成，輸出端則通常使用電感及電容進行阻抗匹配，以將信號傳至下級。由於此一架構相當穩定且容易設計，已被廣泛的使用；然而，由於該電路需堆疊電晶體，並不適合操作於低電壓下。

《圖七　傳統的低雜訊放大器。》

為了能達成低電壓的訴求，一些創新的結構已陸續被提出。圖八(a)為一個折疊堆疊式(folded cascode)低雜訊放大器 [4]，由於較傳統cascode架構少了一驅使電壓(overdrive voltage)，故voltage headroom相對較大。圖八(a)中，L3與寄生電容組成LC tank結構，於直流時作電流源用，而於交流時，乃於操作頻率進行共振，以將M1放大後的信號推向M2。此結構雖然具備低電壓的特性，然因使用了PMOS電晶體，增益較低，故若要採用該電路，仍須作架構上的改變。

圖八(b)是另一種改良式的低雜訊放大器架構[5]，由於該電路為互補式結構，因而使所需電壓能獲得明顯地降低。不僅如此，此結構尚具備電流重用（current reuse）的功能，因此亦能節省功率消耗。雖然該電路結構具備低電壓、低功率等特色，但仍有諸多缺點。其一，由於採用互補式結構，使得M1及M2的汲極端為直流不穩定點（unstable dc point），因此需加入共模回授電路（common mode feedback），以穩定控制此點之直流電壓值；其二，由於此電路所提供之增益大，因而使得輸入阻抗受到米勒效應影響，徒增輸入阻抗匹配的困難度。

《圖八　(a)折疊堆疊式及(b)互補式低雜訊放大器》

混頻器

CMOS混頻器的設計，傳統上採用圖九的Gilbert架構。其中，電晶體M1會把接收到的RF電壓信號轉換為電流信號，透過差動LO信號控制的M2及M3，降頻動作將會發生，並可於負載獲取IF信號。由於此一架構仍需堆疊電晶體，故並不適合低電壓的射頻電路設計。

《圖九　傳統的混頻器。》

為了能實現低電壓混頻器，一些新的電路已陸續問世。圖十(a)為一以平方律（square law）為基礎的降頻混頻器[6]，透過放置RF及LO信號於元件閘極及源極端，電路的轉換增益（conversion gain）將與偏壓呈現弱關係，而僅與電晶體大小有關，故相當適合於低電壓操作。圖十(b)為另一種低電壓的混頻器結構[7]，由於並未使用到堆疊結構，所以可使用較低的操作電壓；不僅如此，藉由妥善設計變壓器的圈數，轉換增益也能有不錯的表現。

《圖十　(a)平方律及(b)變壓器耦合混頻器。》

壓控振盪器

CMOS壓控振盪器的設計，傳統上採用圖十一的電路架構。其中，電晶體M1及M2將提供負阻，以抵銷共振腔的損耗，使起振發生。除此，透過可變電容C1的使用，振盪頻率可隨控制電壓的改變而進行移動。當該結構採用低電壓時，由於元件轉導受到限制，可能會有負阻不足的問題發生，嚴重的話將導致共振腔無法起振。不僅如此，可調範圍、輸出振幅及相位雜訊等也會因電壓的下降，遭受到不良的影響。為了解決以上問題，我們可使用電感來取代電流源[8](圖十二(a))，如此一來，電路所需的跨壓將會減少，故相當適用於低電壓操作。為了能於低電壓下獲取較高的輸出信號，以改善高相位雜訊問題，[9]提出一以變壓器回授為基礎的壓控振盪器(圖十二(b))，透過此正回授的使用，信號將可超越接地電壓及電源電壓，如此，輸出振幅將會放大，並可得到較佳的相位雜訊表現。

《圖十一　傳統的壓控振盪器。》

《圖十二　(a)簡化式及(b)變壓器回授LC tnak壓控振盪器。》

目前研究成果：

0.6V 5GHz低雜訊放大器

圖十三所示，為目前我們所研發出的0.6V 5GHz低雜訊放大器[10]，該電路乃基於傳統的折疊堆疊式結構。為了能改善增益及線性度，順偏基極偏壓技巧亦被採用，該技術可用公式三解釋:

《公式三》

《圖十三 使用順偏基極偏壓技巧之折疊堆疊式低雜訊放大器。》

該式中，Vt為元件的臨界偏壓（threshold voltage），而Vt0則是當VSB（源極-基極電壓）=0V時的臨界偏壓，其餘則為製程參數。倘若我們讓VSB為負，則臨界偏壓將會降低，相當有利於低電壓設計。不過，為了防止過大的順偏電流，限制電阻RB1及RB2仍需加入。由於本次所提的電路採用了順偏基極偏壓技巧，使得與基極有關的寄生效應將會發生，造成增益會受到影響，故需加入電容CB1及CB2，以將基極端連接到至汲極端。關於製作出的晶片圖及電路特性，如圖十四及表一所示。

《圖十四 使用圖十三架構實現的晶片圖。》

0.6V 5GHz混頻器

圖十五為目前我們所研發出的0.6V 5GHz降頻混頻器[11]，該電路乃採用了互補式電流重複使用架構。其中，M1為transconductance極，而M2及M3則用以作頻率轉換用。由於在低電壓下，線性度會受到限制，故M1的偏壓乃位於sweep spot點，該點偏壓將會使非線性係數c3(如公式二)接近零，因而大大的提升了IIP3的表現。除此，為了避免過多的壓降發生於電阻負載RL，電流分流法（current bleeding）於此次設計也被引入；如圖所示，透過R1的使用，流經RL的電流將會大幅度減少，如此，我們將可選擇較大的RL，以於低電壓下獲取較大的轉換增益。關於製作出的晶片圖及電路特性，如圖十六及表二所列。

《圖十五 使用互補式電流重複使用之降頻混頻器。》

《圖十六 使用圖十五架構實現的晶片圖。》

0.6/0.4V 5GHz壓控振盪器

圖十七所示，乃為目前我們所研發出的0.6V/0.4V 5GHz壓控振盪器[12]，該結構乃基於傳統LC tank振盪器，為了改善低電壓下的輸出振幅問題，電容回授技巧於此次設計被採用。透過此一回授，輸出信號大小將獲得明顯的改善，同時，相位雜訊也因而降低。值得一提的是，雖然此電路頗類似傳統的Colpitts振盪器，但由於使用了交互耦合對（cross-coupled pair），故所需的電流量會較少，因而節省了功率消耗。該電路實現的晶片圖如圖十八所示，當使用了順偏基極偏壓技巧後，操作電壓將可從0.6V下降至0.4V，相關的電路特性如表三所列。

《圖十七 使用電容回授技巧之壓控振盪器。》

《圖十八 使用圖十七架構實現的晶片圖。》

總結：

本篇文章，主要針對RF前端接收器中的一些重要區塊，就低電壓操作的情形下，進行討論其適用架構及各電路特性遭受的影響。大抵而言，雖然目前已有形形色色的低電壓電路架構已被提出，然都仍存在著諸多缺點，如何改善這些缺失同時符合低電壓的需求，將是未來設計的一大挑戰。作為RF IC的設計者，實有必要釐清各參數之間與電壓的關係，以做出一較佳的低電壓前端電路。

參考資料

[1] International Technology Roadmap for Semiconductors, Semiconductor Industry Association (2004). [Online]. Available: http://public.itrs.net/

[2] T. H. Lee, The design of CMOS radio frequency integrated circuits. Cambridge, U.K.: Cambridge Univ. Press, 1998.

[3] B. Razavi, Design of analog CMOS integrated circuits. New York: McGraw-Hill, 2001.

[4] D. Linten et al., “Low-power 5 GHz LNA and VCO in 90 nm RF CMOS,” IEEE VLSI Circuits Symposium, pp. 372-375, June 2004.

[5] T. Taris et al., “A 1-V 2GHz VLSI CMOS low noise amplifier,” IEEE Radio Frequency Integrated Circuits Symp., pp. 123-126, June 2003.

[6] T. Wakimoto et al., “Sub 1-V 5-GHz band up- and down-conversion mixer cores in 0.35-mm CMOS,” IEEE VLSI Circuits Symposium, pp. 98-99, June 2000.

[7] C. Hermann et al., “A 0.6-V 1.6-mW transformer-based 2.5-GHz down- conversion mixer with +5.4-dB gain and -2.8-dBm IIP3 in 0.13-um CMOS,” IEEE Transaction on Microwave Theory and Techniques, vol. 53, no. 2, pp. 488-495, Feb. 2005.

[8] A. Fakhr et al., “Low-voltage, low-power and low phase noise 2.4 GHz VCO for medical wireless telemetry,” Canadian Conference on Electrical and Computer Engineering, vol. 3, pp. 1321-1324, May 2004.

[9] K. Kwok et al., “Ultra-low-voltage high-performance CMOS VCOs using transformer feedback,” IEEE Journal of Solid-State Circuits, vol. 40, no. 3, pp. 652-660, Mar. 2005.

[10] H.-H. Hsieh, J.-H. Wang and L.-H. Lu, “Gain-enhancement techniques for CMOS folded cascode LNAs at low-voltage operations,” IEEE Transactions on Microwave Theory and Techniques, vol. 56, no. 8, pp. 1807-1816, Aug. 2008.

[11] H.-H. Hsieh and L.-H. Lu, “Design of ultra-low-voltage RF frontends with complementary current-reused architecture,” IEEE Transactions on Microwave Theory and Techniques, vol. 55, no. 7, pp. 1445-1458, July 2007.

[12] H.-H. Hsieh and L.-H. Lu, “A high-performance CMOS voltage-controlled oscillator for ultra-low-voltage operations,” IEEE Transactions on Microwave Theory and Techniques, vol. 55, no. 3, pp. 467-473, March 2007.