記憶體測試挑戰十足

當前記憶體元件市場的不確定性或許是有史以來最高的。在生產製造端，選用能因應不同需求、且能彈性地調整適用於不同產品的設備，有助於克服種種的不確定性。記憶體測試業面臨的不確定性有很多種形式，接腳數的改變即是一種，諸如晶圓測試（Wafer Sort）、良品裸晶（Known Good Die）和主要的終程測試（Final Test）等測試策略，甚至包含DRAM、快閃記憶體和多晶片封裝（MCP）等元件技術也是不確定的因素。

在使用年限內，能隨著測試需求的改變而調整因應的測試系統，才能對抗不確定性，儘管如此，不論在任何情況下，有效的測試系統都必須壓低測試的成本（COT）。

既要彈性又要壓低測試成本，對記憶體的ATE產業來說是一大挑戰。在所有大量生產的環境中，可藉由提高並測能力（Parallelism）達到降低測試成本的目的。具突破性並測能力的測試系統甚至有足夠的資源，可以在單次觸壓（Touchdown）中，同時測試12吋晶圓上的所有DRAM記憶體晶粒，不論是系統的彈性或測試成本都符合要求。

範例：測試固態硬碟（SSD）中使用到的快閃記憶體

隨著快閃記憶體出現新的用途，需要新的效能特性，在測試上也必須有所因應才能符合新的要求。當前的一個例子是成長迅速的固態硬碟市場。相較於傳統的磁碟機，固態硬碟的優點更加顯著，包括速度快、耐用、耗電量低等，將有助於固態硬碟攻佔部分的硬碟市場。用於固態硬碟的快閃記憶體數量將隨著固態硬碟的單位用量和單位密度增加而成長。

這項新的應用正是一個很好的例子，說明測試解決方案需要有足夠的彈性，才能因應類似元件的新型應用所帶來的不同測試需求。固態硬碟中使用到的快閃記憶體需要進行晶圓測試（包括Redundancy冗餘分析）、良品裸晶的原速（At-speed）晶圓級測試、以及單晶粒堆疊（Monolithic Die Stack）的封裝測試。晶圓測試必須涵蓋冗餘分析和錯誤修正碼（Error Correction Code）等項目。良品裸晶測試必須提供原速且周密的錯誤檢出率，也要涵蓋錯誤修正碼檢測，才能避免晶粒封裝成堆疊之後，因良率下降而造成重大的損失。最後在測試封裝後的單晶粒堆疊時，必須確保固態硬碟符合所有的要求。

雖然快閃記憶體在固態硬碟上的應用，提高了測試解決方案的複雜度和成本，但比起一般性的標準應用，所能達到的平均銷售價格（ASP）更高，且未來的市場需求量有可能會很大。固態硬碟帶來的挑戰更是難得的機會，讓快閃記憶體的製造商可以透過更優異的設計、生產製造及測試策略，區隔自家的產品。

固態硬碟用快閃記憶體的測試需求與標準型快閃記憶體（Commodity Flash）之差別

快閃記憶體在這方面的應用日益成長，對效能的要求更加嚴苛，當然也就需要執行更嚴格的測試。相較於固態硬碟的應用，現今典型快閃記憶卡的存取頻率並不算高，且是單獨使用，但在新的應用中，快閃記憶體的效能（performance）和耐用性（endurance）必須達到更高的標準。

所有的快閃記憶體測試都能受惠於Tester-per-Site架構，它可以提高編碼寫入和抹除的效率。測試用於固態硬碟的快閃記憶體時，需要以更高的頻率來偵測與速度有關的錯誤問題，也必須驗證編碼寫入和抹除的耐久性及資料保存（data retention）等能力。

晶圓級測試要點

在晶圓級的測試中，必須驗證反覆寫入和抹除的耐久性及資料保存能力、執行冗餘分析、以及計算錯誤修正碼。此時，可以較低的頻率和使用較少接腳的測試模式來測試元件，以提高並測能力，並採用諸如共用驅動器（Wired-OR）的方式，犧牲一點信號詳實度（Signal Fidelity）以降低測試接腳的成本。若所需進行的測試時間較長，或需反覆進行編碼寫入和抹除的耐久性測試，則更需要Tester-per-Site架構，才能提高並測能力，將測試時間縮到最短。

高標驗證每一良品裸晶

若要避免堆疊了4、8或更多顆晶粒的巨大元件，到終程測試階段因良率下降而造成重大的損失，必須在晶圓層級再測試一次，這一次要對良品裸晶的所有接腳進行全速的測試。在冒險付出封裝成本，以及可能賠上一起封裝的另外幾顆晶粒之前，有必要先驗證每一顆晶粒是否符合固態硬碟對效能的高標要求。雖然在進行良品裸晶測試時不會執行冗餘分析，但仍需要錯誤修正碼檢測能力。減少接腳數的模式和降低信號詳實度的做法不適用於良品裸晶測試，因為萬一漏失掉產品缺陷問題的代價實在太高了。

晶粒堆疊經過封裝之後，需要執行終程測試，以確保晶粒堆疊符合固態硬碟的效能要求。此時，有必要執行錯誤修正碼檢測，驗證其資料經錯誤修正處理後是否可接受，以維持生產良率。儘管測試時間不算長，但仍必須以原速進行終程測試。

降低測試成本

執行終程測試時，單獨仰賴BIST無法毫無漏失地滿足這些新的需求，即使是傳統的快閃記憶體測試系統也可能會受限於速度、並測能力、以及冗餘分析能力。在此同時，當消費者在比較固態硬碟和磁性硬碟的時候，第一個會注意到的就是它們的價格，因此，壓低測試成本對於縮小兩者的價格差距極為重要。

降低測試成本需要具備高並測能力，且所需的解決方案也要能隨著待測元件（DUT）不斷增加的需求而調整。由於固態硬碟還是相當新穎的應用，效能仍在持續改善當中，可以預見其設計還會有所變動，因此，測試解決方案應該提供足夠的彈性，才能因應未來的測試需求。

固態硬碟引領快閃記憶體技術朝向何處？

就像不同的應用驅使DRAM技術不斷增加新的功能，而改變了測試需求一樣（以DRAM為例，其改變包括同步化動作、複雜的冗餘分析、通訊協定式的運作機制等），可以預見諸如固態硬碟的應用，也會帶動快閃記憶體技術和測試的創新發展。不久的將來可能會發展出的功能，包括更精密複雜的冗餘分析和錯誤修正碼計算方法、通訊協定或壞軌處理機制，其有些或許會取經於製程很類似的DRAM技術或用途很類似的磁碟技術；以及克服快閃記憶體弱點的功能，例如權重式資料儲存（Weighted Loading）和記憶體使用管理等技術。

具有高並測能力且測試成本又低，還能調整因應不同需求（不需更換平台）的測試解決方案，將可提供快閃記憶體製造商更大的揮灑空間，徹底區隔產品的設計。

提高並測能力的好處

即使處在不確定的市場，降低測試成本依舊是元件製造商極力追求的目標。降低大量生產的測試成本最可靠的方法，是提高測試系統的並測能力；透過高效率的設計，提高並測能力可以降低測試系統每支接腳的單位測試成本。即使無法降低測試系統每支接腳的單位測試成本，也可以因不需要使用那麼多高產出速度的測試系統，使得所需的測試機台（Test Cell）數變少，而達到大幅降低測試成本的目的。

DRAM和Flash在並測能力方法之差異

一般而言，提高DRAM測試系統並測能力的方法與快閃記憶體測試系統所使用的方法並不相同。DRAM需要更多的腳端介面電路（Pin Electronics），而快閃記憶體測試則需要使用較多的測試碼產生器（Pattern Generator）。晶圓測試和終程測試的應用各有其特殊的問題，導致其並測能力會受到一些限制。目前，影響晶圓測試並測能力的因素包括探針卡（Probe-card）技術和晶圓的尺寸，而限制終程測試並測能力的通常是分類機（Handler）技術。分類機會受限於實體的尺寸以及元件索引和透過機械移動/篩選的挑戰。

提高測試系統並測能力

使用高產出速度的測試系統，進而減少所需的測試機台數以後，測試場所需要的針測機（Prober）／分類機也會變少，可以省下購置分類機／針測機的資本支出，以及後續的支援和維運成本，同樣地，也可以減少所佔用的場地空間和所需的作業人員數量。

為了提高測試系統的並測能力，可能需要一些額外的設備，例如可處理更多元件的分類機，或加了卡盤（Chuck）的針測機，以加強針測接觸點所需施予的額外壓力。不過，儘管多了一些設備的成本，以每個測試機台的產出速度來看，總體成本還是比較低。

探針卡的支出會因並測能力提高而大幅增加，甚至在測試機台的使用年限內，探針卡的成本可能超越測試系統本身。如果元件的生命週期很長，從其它地方省下的費用還可以彌補探針卡的成本，但萬一元件的種類很多樣，而且探針卡的設計是比較低產量型的話，成本上的劣勢可能會蓋過它的優點。

運用腳端介面電路提高並測能力所面臨的挑戰

若要同時測試更多個元件，會需要更多的資源以測試其它的接腳。有些資源是可以共用的，DRAM測試可共用的比較多，但快閃記憶體測試可共用的就比較少。

傳統上，增加額外的腳端介面電路測試資源的方法包括加入更多的測試接腳、將同一資源連接到多個待測元件的同一接腳上分享使用、或是設計一些功能較少的專用測試接腳。提高並測能力最直接也較昂貴的方法，是加入更多功能完整的腳端介面電路，這樣做有幾項缺點：成本高、供電與冷卻需求大、需要更大的空間、且會降低系統的可靠度。

成本高且供電冷卻需求大

成本是第一項缺點，腳端介面電路的成本會與並測能力成正比。增加額外的測試接腳需要供應更多的電源，因此而衍生出更高的冷卻需求。測試系統的並測能力受到限制可能不是因為需要使用測試機台所造成的，而是因為腳端介面電路的電源消耗量太大。

此外，增加耗電量和相關的冷卻需求也會加大腳端介面電路實際需要的空間，導致驅動器和比較器無法位在靠近元件接腳的地方，使得傳輸線變長，匯流排的往返時間變得更久，而元件必須驅動的電容性負載（Capacitive Load）也更大。

空間需求大

儘管測試系統的驅動器可經過調整，驅動更長的傳輸線，但從待測元件返回的信號卻不能，因此，抵達比較器的會是衰減過的信號。這個狀況可能會因元件無法驅動增加的負載，導致它無法通過測試而被刷掉，但元件原本或許可以符合其應用所需的規格。

圖一中顯示的示波器圖形是分別從距離驅動器18公分（較大者）和67公分（較小者）處所看到的440 MHz信號，在距離67公分的地方，信號因額外的電容性負載而衰減了。

《圖一　在距離18公分和67公分外所看到的440 MHz信號示意圖》

降低系統可靠度

加入更多的硬體也會降低系統的可靠度，由於系統中有更多的組件，而每一個組件都有故障的機率，因此，會縮短平均的故障間隔時間（MTBF），這一點必須在測試系統的設計和製造過程中加以解決。

在成本、電源需求和可靠度的考量下，測試系統若全使用功能完整的接腳無助於降低測試成本，因為這些功能的成本很高，且在測試流程中的大部分時間，這些硬體的大部分功能都是完全未利用或利用率很低。

透過Wired-OR方法提高並測能力

另一種完全相反的設計選擇是，直接透過Wired-OR方法共用腳端介面電路資源。這種做法的成本很低，不僅可以提高並測能力，且可以直接在介面電路板上進行，只需稍微修改或完全不需修改測試系統的硬體設計，即可就所要測試的每一種元件類型，選擇性地使用Wired-OR方法。

儘管Wired-OR方法可以節省很多的成本，但它的缺點也不少：功能有限、效能變差、元件之間會相互干擾、軟體本身和軟體的使用方式更加複雜、以及會增加介面成本等。Wired-OR方法比較適合用於只用來驅動，且不含關鍵時序信號的接腳。

Wired-OR接腳的實體限制

唯有當可透過Wired-OR來驅動的接腳存在時，才能提高並測能力。參數測試需要使用PMU，元件的測試必須分次依序來做。通過Wired-OR並接的信號容易受到衰減和傳輸線分歧處的阻抗不匹配造成的反射所影響，而導致良率降低。

在圖二中，分岔的長度大約5英吋，阻抗約80Ω，可以清楚地看到信號劣化（Degradation）的現象。若以1：4的比例共用，因PCB跑線的阻抗匹配不夠經濟有效，所以衰減會變得更嚴重。

《圖二　Wired-OR比例為1：2和1：4所呈現的200 MHz信號示意圖》

雖然在測試系統的硬體上不需要花費額外的成本，但因信號的繞接（Routing）和阻抗匹配更加複雜，需要額外的測試載板（Load Board）和探針卡，以致於仍會提高成本。在測試機台的使用年限內，購置單一探針卡的費用可能會超越整個測試系統，為此之故，在計算總測試成本時，必須包含這些大量增加的成本。

由於元件的接腳都互相連接在一起，因此，一個元件上的接腳若短路，可能造成共用腳端介面電路資源的元件也跟著出問題，而進一步降低生產良率。以多次觸壓進行晶圓測試時，接腳若觸壓Off-die可能會使這個問題變得更嚴重，必須透過增加成本或降低並測能力的方式加以解決。使用繼電器或緩衝電路可以克服這個問題，但也會引發更多成本、可靠度和介面電路板佈局方面的問題。

共用資源提高測試複雜度

除了Wired-OR接腳的實體限制外，共用資源也會讓測試系統的測試程式軟體變得更複雜。從PMU或元件依序讀取的資料必須妥善分類和處理，這種困難度對測試成本的影響很難準確地加以量化，但確實很顯著。

儘管有這些缺點，記憶體元件的測試還是經常採用Wired-OR策略，因為它的成本低，且可以選擇性地用在最能容忍這些缺點的元件接腳上，例如僅用來輸入信號、對時序的要求並不是那麼嚴格的接腳。

專用的腳端介面電路功能

折衷的做法是提供具專用功能的接腳，依據測試的需求配置測試系統的功能，在不需要的地方省下不必要的成本和功能。如果測試系統可以做彈性的配置，能設定為完整I/O的接腳、只用來驅動的接腳（含時脈和波形格式功能，但不含比較功能的驅動器）、或只有直流信號的接腳（只有電壓位準，不含時脈、波形格式或比較功能），就可以有效地降低目標元件的測試成本。

當所要測試的元件種類很多時，這種包含多種接腳類型的解決方案並不是很令人滿意。在不確定的市場環境中，元件設計的變化速度很快，不同元件類型和同一元件的不同代產品之間的測試需求也可能大不相同。適合某一種元件的最佳接腳配置法不見得用在下一個元件的設計上，還是最理想的配置方式，使得測試系統最後不是專為某一種元件而設計，就是具備超規格的配置，以滿足所有的測試需求。

包含多種接腳類型的第二個問題是它會對介面的設計造成一些限制，多了這些限制很麻煩，特別是在高並測能力的情況下，信號的繞接原本就極富挑戰性。

為了應付多種接腳類型，必須提供測試系統軟體，同樣地，測試程式也必須因應多種接腳類型，而犧牲掉一些元件和測試程式之間的相容性。

以Active Matrix技術為例

Verigy測試機台採用專利申請中的Active Matrix技術，重新定義了所能提供給待測元件的腳端介面電路。這項設計不僅可提高並測能力，且彈性十足，可滿足各種測試需求，成本則低於傳統的腳端介面電路，所支援的信號詳實度卻更高。

這項設計克服了三大挑戰：首先並非所有的測試都會用到所有的腳端介面電路硬體、再者需要一種方法讓所有接腳都可具備所有功能、最後可讓輸入到元件和從元件輸出的信號具備相同或更佳的信號詳實度。Active Matrix技術在測試系統中增加新的矩陣層，並重新定義腳端介面電路的運作方式。

到目前為止，為解決並測的需求，測試系統用了三種類型的腳端介面電路：標準的I/O接腳、Wired-OR接腳、以及主動式扇出（Active Fan-out）設計，每一種都各有其優缺點，請參見圖三所示。

《圖三　腳端介面電路設計方式的比較示意圖》

I/O接腳

相較於其它的選項，標準功能完整的I/O接腳可提供良好的信號品質，每個硬體單位成本內的生產良率高，但產出速度較慢。然而，每支接腳的電源需求較高可能會對測試系統的設計造成一些限制，並且導致腳端介面電路無法太靠近待測元件。

Wired-OR

Wired-OR選項每單位成本內可提供的並測能力很高，且產出速度快，每支接腳的電源需求也低，缺點是功能有限且信號品質不佳，會降低生產良率。

主動式扇出

主動式扇出的腳端介面電路設計法係將一個Buffer-per-device接腳加入Wired-OR的設計中，這樣做可以提供更好的驅動信號品質，並測能力更高但成本更低。不過，仍然必須依序讀取資料，且信號品質會比原先的差，因此，這種解決方案比較適合用於僅用來輸入信號的待測元件接腳。

主動式扇出設計還有其它的優點。待測元件接腳間的隔離度佳，且輸入待測元件的信號更乾淨，因此，生產良率比Wired-OR高很多，成本又比標準的I/O接腳低。而且，藉由降低驅動器的電壓範圍，例如沒有VHH，可以減少耗電量，使得這些驅動器可以密集排列在更靠近介面以至於待測元件的地方。當需要更大的電壓擺盪（Voltage Swing）範圍時，可以安排主驅動器分次給不同的待測元件接腳使用。

加入主動式扇出設計提高並測能力

Active Matrix的通道將比較的功能加入主動式扇出的設計中，解決了在待測元件的輸入和I/O接腳上以最高的並測能力，執行主要陣列的功能測試之需。驅動器和比較器的電源需求降低後，可以擺放地更密集且更靠近待測元件，既可提高供給待測元件的信號品質，又能降低待測元件在進行功能測試時必須驅動的電容性負載。

測試頭中包含了Active Matrix設計中新增的矩陣層，它可以提供一個功能：在少部份的測試流程中，需要用到較多功能的腳端介面電路硬體，此時我們可以視需求地切換給不同元件的接腳來使用。當所有待測元件的接腳都並排連接時，可能需要分幾次來測完所有元件的接腳。

由於腳端介面電路靠待測物很近，且並測能力很高（包括功能測試中的讀取也可並行），因此，採用Active Matrix技術可提高生產良率。其也提供一些並測能力較低的功能，可以消除多種接腳類型帶來的相關限制。若要評估如何取捨，必須再考慮所要達到的並測能力，且要將測試流程中的所有測試需求列入考量。

分部並測能力（Parallelism by Parts）

目前的腳端介面電路設計，並測能力是用整個測試流程來做判斷；Active Matrix技術則是依據測試的功能性，將測試流程分成幾個部份，類似於記憶體測試中，參數測試用的PMU多年來的設計方式：所有接腳都共用PMU，可以降低測試系統的成本，但會增加參數測試的時間，由於參數測試的時間一般都很短，因此，這樣的取捨可以有效降低測試成本。

使用PMU進行參數測試

參數測試需要使用PMU，測試快閃記憶體時，估計可能會佔去總體測試時間的1％，測試DRAM時，則會佔去10％的時間。若每支接腳都配置一個PMU，固然可以縮短測試時間，但提升產出速度的效益遠不如它的支出。不過，若能在測試機台設計時，安排較少數量的PMU，不失為一個很好的機會，能節省機台的成本，又能減輕電源的限制。

量測交流參數時，並不需要使用PMU，但會需要使用到驅動器、完整的比較器，也可能會用到Window Strobe的功能。元件的介面測試是用來量測元件輸出信號的品質，驗證完這些參數後，待測元件的輸出部份也就測試完成了。

由於此時不需要量測記憶體產品裏主要陣列的功能，因此，不必像功能測試一樣，需要多次存取主要陣列的每一個位址。當元件的記憶體容量變大時，執行交流量測所需的次數及其測試時間並不會按比例增加。

功能測試耗費時間

功能測試需要花費的測試時間佔最大宗，由於每一項測試都必須多次存取待測元件的所有記憶體陣列，因此，功能測試通常會佔掉DRAM和快閃記憶體大約90％的測試時間。功能測試用的腳端介面電路硬體包括驅動器和一個比較器，以驗證待測元件的I/O能否驅動正確的資料。因此，針對這些功能測試的需求，增加腳端介面電路的數量來提高並測能力，最有機會降低測試成本。

分部並測能力設計

Active Matrix技術可以讓設計者進行各種的I/O配置，使介面設計更加簡單，以節省介面的成本。而且，由於腳端介面電路可以位在更靠近待測元件的地方，因此，相較於傳統的腳端介面電路通道，待測元件I/O所驅動的通道電容性負載較低，更符合待測元件的最終用途，也有助於提高生產良率。

結語

若要在降低測試成本上展現優勢，需將測試系統硬體的設計最佳化，讓測試流程中的大部分時間都能提供最高的並測能力。鎖定主要陣列的功能測試項目加以改善，即可以將腳端介面電路通道的成本及耗電量減到最低，而且不論是快閃記憶體或DRAM，都能在大部分的測試時間中達到提高並測能力的目標。

就一般的測試流程而言，以較低的並測能力測試較多的功能，再搭配具高並測能力的硬體，可提供最低的測試成本。接腳數多加上效能提升，不論是運用在哪一種類型的記憶體元件上，都能達到提高並測能力和降低測試成本的雙重目的。

（本文作者Scott West為Verigy惠瑞捷的產品經理，在記憶體ATE產業的經驗長達14年，包括在Teradyne、Credence和IMS等公司的應用和行銷經驗，以及在Barris Lotterer公司的管理顧問經驗。聯絡方式：Verigy, Memory Test Solutions, 10100 N. Tantau Ave., Cupertino, CA 95014, 503-804-2571, e-mail： scott.west@non.verigy.com ）

（Note：This article is republished with modification from EE-Evaluation Engineering with permission of Nelson Publishing Inc（copyright symbol）January 2009.）