前言

從類比微調應用中的位元級、一直到數據或代碼儲存的千位元等級，CMOS 相容的單一多晶片嵌入式 NVM 的應用範圍越來越廣。CMOS 的相容性設計，卻給工程師帶來必須克服保存和耐久性的挑戰，因為浮動閘直接與後端電晶體接觸，所以在高溫下，數據保存力很差。洩漏和添加劑外形沒有針對熱載流子的產生和注入進行最佳化。循環導致氧化物損害嚴重，使得耐久力變差。本文所介紹的一些機制和解決方案，可驗證出實驗結果與理論分析是趨於一致的。

介紹

嵌入式非揮發性記憶體（NVM）可輕鬆更新微代碼（microcode）和系統組態（system configuration），因此加強了系統晶片（system-on-chip，SOC） 的功能及靈活度。傳統的多層／分裂柵NVM技術需要專用的多晶矽、不同的隧道氧化層濃度以及改進的接合摻雜添加劑外形，這些將會增加當嵌入到標準 CMOS 製程時的處理複雜度並提高成本。因此業界針對CMOS 的相容性進行了替代技術的開發，以便降低成本。[1][2]

從類比微調應用中的位元級一直到數據或代碼儲存的千位元等級，CMOS相容的單一多晶片嵌入式NVM正在尋找更大範圍的應用。與CMOS相容的 NVSM基本原理，是將傳統快閃記憶體中的多層閘進行分解，並開發兩個標準的CMOS電晶體來替代浮動閘──隧道氧化層和控制閘──多晶矽層間 ONO堆疊。也因此讓工程師無需變更任何程式，便可採用標準的CMOS邏輯程式共同開發NVSM單元。這不僅降低了SoC和ASIC積體電路的成本，同時還簡化了晶片上IC系統的整合處理。事實上，藉助此種記憶單元，任何存取標準CMOS製程的工程師都能將NSM整合到一個積體電路中。[3]

(圖一)顯示CMOS相容NVM技術的範例PMOS的基本位單元架構。該單元包含一個編程PMOS電晶體，一個控制閘PMOS和一個抹除閘PMOS。在編程操作中，在適當偏壓下，可編程電晶體將開啟，汲極崩遺熱載流子（DAHC）注入到浮動閘內。在抹除過程中，電荷透過Fowler-Nordheim（FN）隧道放電以擦除閘極。但CMOS相容也帶來了一些獨特的耐久可靠性問題。因為浮動閘直接與後端電晶體接觸，所以在高溫下，數據保存力很差。洩漏和添加劑外形沒有針對熱載流子的產生和注入進行最佳化。循環導致氧化物損害嚴重。要將性能提升至接近多層／分裂閘快閃記憶體的級別，同時還要保持較低的附加成本，這無疑是正面挑戰準備採用CMOS的NVM所開發的產品。

《圖一　CMOS相容的 NVM 的範例位元晶胞簡圖 》

嚴峻挑戰與應對方案

透過後端介電質漏電

和多層/分裂閘或SONOS NVM（其浮動閘或氮化物儲存介質 「夾在」優質前端氧化層和多晶矽層間 ONO堆疊中間）不同的是，在CMOS 相容的 NVM 中，浮動閘會直接與後端介電質接觸。現代MOSFET設備的截面著重於如(圖二)所示中顯示的後端層。

《圖二　現代 MOSFET 設備的截面著重於後端層》

除了透過前端隧道氧化層漏電流外，儲存在浮動閘上的電荷還透過後端介電質尋求其他漏電流路徑，其中後端介電質由TEOS、氧氮化物和等離子體沉積氧化物組成。trap輔助隧道效應（TAT），結合透過熱激發在氮化物中進行電荷傳輸，可提升電荷衰減率，與SONOS案例中所看到的情形類似。[4](圖三)中圖示出此一機制。

《圖三　 》

＜註：圖註：採用CMOS的NVM的持續力減退機制透過TEOS中的 TAT和氧氮化物中的熱激發，浮動閘上的電荷藉助後端介電質尋求其他漏電流路徑。＞

根據（圖三），如果浮動閘直接與後端氧氮化物環接觸，預計高溫數據保持力將會更差。這一點可透過(圖四)中的實驗數據得到證實，其中省略了TEOS沉積，且浮動閘直接與SiON接觸。

《圖四　》

＜註：圖註：有無氧氮化物環，對CMOS相容NVM的高溫數據持續力有極大的影響，這是理論模式的直接驗證。＞

以下幾種措施可提升高溫下的持續性能，例如增加TEOS氧化層濃度，或改變SiON沉積流程降低陷阱密度，來降低其傳導性。[5]但對於CMOS相容的NVM應用，需額外考慮重新驗證CMOS核心設備的成本、研發週期時間等因素，所以盡量不要影響CMOS平台。最好的解決方案是透過添加其他掩膜，選擇性地將SiON從NVM位元晶胞的頂端蝕刻掉。排除了氮化物影響，漏電流就能得到良好的抑制。(圖五)顯示了此一建議解決方案的高溫數據持續性能。

《圖五　所提出的NVM架構的持續性能 》

耐久力

在與PMOS、CMOS相容的NVM中，漏極雪崩熱載流子（DAHC）編程和Fowler-Nordheim（FN）隧道擦除是常用的機制，具有低電壓和低功耗優勢。[3][6]但是因為標準CMOS製程並沒有透過明確地設計漏極和摻雜輪廓來優化熱電子的產生和注入，所以熱載流子注入效率非常低，耐久力也很差。

(圖六)顯示出對一個配置了標準0.18um CMOS製程的PMOS電晶體DAHC注入的閘極電流。

《圖六　PMOS電晶體中的DAHC注入電流和汲極偏壓倚賴（源極接地）》

《圖七　DAHC造成嚴重的氧化物／介面損害。閘極電流因電子俘獲而急劇減小》

《圖七　DAHC造成嚴重的氧化物／介面損害。閘極電流因電子俘獲而急劇減小》

在（圖六）和（圖七）中，源極接地，這是標準的編程偏壓方法。(圖八)說明了在DAHC注入中應用源極偏壓的效果。

《圖八　》

＜註：圖註：閘源極偏壓DAHC注入與-5V的漏極偏壓相比，閘極電流增加近4 倍。如果指定閘極電流，源極偏壓DAHC方案可以接受更大的浮動閘電壓偏移。＞

隨著汲極偏壓的不斷增加，閘極電流將顯著增強，而隧道電流卻不會相應增強，如(圖九)所示。

《圖九　如果有閘源極偏壓，則隧道電流較低》

因為隧道電流大，並且考慮到操作區域，不會在無源極偏壓（Vd=-6V Vs=0V）的情況下選擇相同的漏極偏壓。(圖十)進一步展示了該編程方案與標準DAHC注入條件下有著相似的閘極電流的衰減率。

《圖十　》

＜註：圖註：如果指定注入電流，閘源極偏壓的DAHC注入不會比在源極接地的情況下降更快。＞

根據PMOS的NVM中，經過多個編程／擦除週期後，閘極注入電流降低將會使潛在浮動閘電流增加。浮動閘源極偏壓增加會減小隧道電流，但如果反過來，又會使更低的熱電子注入電流和更高的浮動閘源極偏壓。這種積極的回應將導致較早出現不可靠的編程，或者極差的耐久力。

採用閘源極偏壓DAHC方案，支援熱電子注入的電場將會增強，同時隧道電流將會減小，因而為CMOS相容的NVM 應用提供了低功耗、低電壓和高耐久力的解決方案。對於相同的初始編程電流，會有更大的空間來容納閘極偏壓的增加，因而延遲不可靠編程位元的出現，即容納更多編程／擦除週期。對於相同的初始閘源極偏壓，源極偏壓DAHC編程方案會提供較高的閘極注入電流或者更快的速度，隧道電流較低。（本文作者均任職於美國國家半導體先進製程技術部門）

＜註：參考資料︰[1]McPartland R, Singh R, 1.25 volt, low cost, embedded flash memory for low density applications, VLSI Symposium, 2000.[1]

[2]White MH, Adams D, Bu J, On the go with SONOS, IEEE Circuits and Devices Magazine, Volume 16, Issue 4, July 2000.

[3] Vega-Castillo P, Krautschneider W, Single poly PMOS-based CMOS-compatible low voltage OTP, Proceeding of SPIE, vol. 5837, 2005, 953-960.

[4] Hu Y, White M, Charge retention in scaled SONOS nonvolatile semiconductor memory devices – modeling and characterization, Solid-State Electronics, vol. 36, 1993, 1401-1416.

[5]Bu J, White M.H, Design considerations in scaled SONOS nonvolatile memory devices, Solid-State Electronics, vol. 45, 2001, 113-120.

[6]Ma Y, Gilliland, Wang B, Paulsen, R, Pesavento, A, Wang, C.-H, Hoc Nguyen, Humes, T, Diorio, C., Reliability of pFET EEPROM with 70A tunnel oxide manufactured in generic logic CMOS Processes, IEEE Transactions on Device and Materials Reliability, Volume 4, Issue 3, Sept. 2004, 353 – 358.＞