隨著科技產品的多功能化與體積微小化，元件間的系統化整合也被視為未來通訊及資訊電子產品的重點發展技術。目前業界正朝系統單晶片(System on a Chip，SoC)與系統化封裝 (System in a Package，SiP)技術兩個方向努力，其中又以系統單晶片被視為未來電子產品設計的關鍵技術。然而系統單晶片發展至今，由於技術瓶頸高、生產良率低，以及要將不同功能的IC整合於同一晶圓上製造，製程上的整合(如CMOS、 DRAM、GaAs、 SiGe)所需的研發時間長，加上成本高等因素，對多數製造廠商而言系統單晶片仍處於研發階段中。

在系統單晶片技術發展尚未成熟的過渡階段中，同樣強調體積小、高頻、高速、生產週期短與成本較低的系統化封裝技術(SiP)，則成為許多廠商以最小的代價與技術風險，以有效縮減產品尺寸的元件整合方法。(圖一)描述了系統組裝與元件封裝朝著體積輕、薄、短、小化的演進過程。

《圖一　系統組裝與元件封裝的演進》 資料來源:Source：Amkor、Fujitsu、ChipPAC

SiP封裝原理

SiP或許是新名詞，但SiP所用的封裝技術對封裝業來說並不陌生，因為SiP的封裝結構整合了多晶片模組(Multi-Chip Module，MCM)與多晶片封裝(Multi-Chip Package，MCP) 等相關技術。

藉由高密度的基板(Substrate)連接IC與IC達到系統或次系統模組化的MCM封裝觀念是於1984年提出，在往後的十年中，其研發重點在於高密度互連(HDI)基板的開發。基板並依據其材料可區分為矽基材基板MCM-S(Silicon)、共燒式陶瓷基板MCM-C(Ceramic)、沉積式薄膜基板MCM-D(Deposited Thin Film)及高分子積層板MCM-L(Laminate)等。不過，MCM封裝由於基板價格過高，因此只適合用於軍事或特殊用途的IC封裝上。

此外隨著手提電話等攜帶式商品的發展，利用晶片堆疊式的封裝以有效縮小電子產品體積的方式也開始出現，這種將多顆IC封裝成一顆IC即是所謂的MCP封裝。現行的手機Flash與SRAM記憶體就是採用堆疊二顆IC的堆疊型多晶片封裝(Stacked/MCP)。

目前在封裝體中，晶片與封裝基材的接合方式有打線接合(Wire Bonding)、捲帶接合Tape Automated Bonding (TAB)、覆晶凸塊接合(Flip-Chip Bonding)或是如Intel 所提出的BBUL封裝的覆晶無凸塊(Flip-Chip Bumpless) 接合等方式。而在各封裝廠所提出的多晶片封裝(MCP)方式中，依據晶片放置方法與接合方式又可細分為：平面式打線接合、平面式覆晶凸塊接合、晶片堆疊式的打線接合、晶片堆疊式的覆晶凸塊接合及打線接合混合等的方式。(圖二)為各種MCP的封裝結構。

《圖二　各種MCP封裝結構》 資料來源:Source：Amkor、Fujitsu、ChipPAC

SiP特性分析

雖然SiP的封裝方式類似於MCM與MCP的技術，然而事實上，SiP的優勢在於它可以整合其它元件如被動元件及天線等系統所需的元件於單一封裝裏，並使其具有完整的系統功能。此外SiP更有機會將光電元件與微機電(MEMS)元件整合進來，而達成所謂光、機、電化的整合。

SiP目前主要應用領域為高頻無線通訊產品及資訊數位產品兩方面。以無線通訊市場為例，藍芽(Bluetooth)目前是相當熱門的話題。多數製造廠商將功能簡化為3-4個模組設計，如功率放大器(Power Amplifier，PA)模組、射頻(RF)功能區模組、基頻(base-band)功能區模組。以功率放大器為例，以往它的設計是採用分離式元件(Discrete)進行組裝，但這樣作在阻抗的匹配問題上會有微調(Tune)的困難，因此有些PA晶片廠商在設計功率放大器模組時，會將PA晶片與幾個被動元件封裝一起，以提供輸出與輸入端達50歐姆的阻抗匹配電路，這樣除了使產品在高頻訊號更加穩定外，還能大幅減少無線通訊產品所需之外部元件。

模組化設計只是初步的規劃，最後終將整合為SiP發展，其優點在於︰IC設計公司已經為下游系統客戶解決了部份的相容問題，且SiP可讓產品體積減小，縮短設計時間，加速產品上市時間，同時節省成本。(圖三)為藍芽模組(Bluetooth Module)與功率放大器模組(PA Module)產品。

《圖三　Bluetooth Module與PA Module》 資料來源:Source：Ericsson

有利於特殊應用範疇

在高速數位元件的設計上常常需要將ASIC或微處理器與記憶體整合在一起；如目前的繪圖晶片模組便是將一顆繪圖控制IC與SDRAM整合在於單一封裝體內，這樣不僅可以簡化繪圖晶片模組卡的面積與設計複雜度，更可減少繪圖控製IC讀取訊號的延遲時間，以達到高速的要求。(圖四)為數據通訊ADSL晶片組利用SiP的封裝方式，整合三顆IC與被動元件，將可縮小產品面積達90%的例子。

《圖四　整合三顆IC與被動元件於一體的SiP》 資料來源:Source：Amkor(ADSL晶片組 SiP的實例)

《公式一》

MCM封裝原理

多晶片模組(MCM)技術從1984年發展至今，仍未大量普遍應用，其原因除在於基板與製程成本過高外，另外一個重要因素為良好裸晶(Know Good Die，KGD)取得不易。良好裸晶指晶圓(Wafer)製作完成後，未經封裝即進行全功能測試(Full Functional Testing)或甚至進行晶圓等級預燒測試(Wafer Level Burn-in Testing，WLBI))者；然而目前Wafer Level Testing技術尚未成熟，且高密度的探針卡(Probe Card)尚處研發階段成本仍高。

為何MCM需要使用良好裸晶(KGD)呢？這是因為將多顆IC封成一顆封裝體時，其中若有一顆IC有瑕疵，就將導致整顆封裝體內的全部IC都將因此無法運作。我們可以以MCM封裝的良率計算來說明，(公式一)與(公式二)為其計算方式。假定基板係經測試且封裝技術亦無問題，因此其良率為100%，若假設單一顆IC的良率為90%，因此倘利用此相同良率的5顆IC製成MCM時，則此MCM的總體晶片良率將只有59%，在這樣的良率下能進行商業量產嗎？

MCM所遇到的良好裸晶取得問題，一樣會發生在使用多裸晶封裝的MCP封裝或SiP封裝身上，因此唯有取得良好裸晶，才可增加SiP良率、提高SiP的競爭力。

堆疊技術原理

堆疊(Stacked) 是另外一種常見的多晶片封裝技術；它是將個別晶片封裝完成後再進行堆疊的動作(Multi-stacked Package Technology)，因此與多顆裸晶片堆疊的MCP封裝不同，如(圖五)即是先完成導線架(Lead-frame)型式或BGA型式的封裝後再進行堆疊。

這樣的優點在於可以在個別的IC封裝完成後先進行測試，並只將通過測試的封裝進行堆疊，以解決無法取得良好裸晶的問題。目前這種封裝方式的研究方向在於使堆疊後的厚度可以減小。

覆晶封裝之突破

(圖五)為Toshiba開發中的立體堆疊之薄型化封裝(3-D Paper-thin Package，PTP)，為了要達到Toshiba所定義的薄型化封裝，因此在未堆疊前的IC封裝厚度就需小於0.2mm，所以晶片需進行磨薄的超薄化晶圓製程 (Ultra-Thin Wafer Processing)，基板也需採用薄型化基板如Tape型式的基板或新式的無核心層(Core layer)基板等，而晶片與基板連接也應使用低高度(Low Profile)方式如以覆晶式無凸塊(Flip-chip Bumpless)連接方式，這些技術都將是未來發展薄型化堆疊封裝的關鍵所在。

《圖五　立體堆疊之薄型化封裝》 資料來源:Source：Toshiba (3-D Paper-thin Package，PTP)

SiP封裝技術潛力大

在高頻與高速的電子產品中，被動元件目前扮演了相當重要的角色，如RF匹配電路所用的電感器與電容器、數位電路裏所需的去耦合電容與消減雜訊效應旁路電容、終端電路所用的電阻器等。這些被動元件為了避免雜訊干擾與發揮有效消減雜訊的功能，必須放置在接近主動元件的封裝接腳處，而SiP封裝通常會將電路設計所需的被動元件直接放入封裝體內，這樣能將被動元件放置在主動元件裸晶片的接腳旁，更能減少主動元件封裝路徑所產生的寄生效應。

目前另外一個與被動元件整合有關的熱門話題，就是所謂的嵌入式被動元件(Embedded Passives)技術(圖六)，它是將系統所需要被動元件整合於封裝基板內，達到系統化封裝的需求，目前的技術有陶瓷基材(Ceramic)的低溫共燒技術(LTCC) 、有機(Organic)基板配合高介電系數的介電層材料技術，或是利用嵌入式高分子厚膜(Polymer Thick Film)技術等。嵌入式被動元件的優點除了減少被動元件佔用的基板表層面積，以及將被動元件更加接近主動元件外，更由於沒有被動元件的封裝接腳所產生的寄生效應，因此電氣特性在高頻訊號的表現上能更穩定。

《圖六　嵌入式被動元件的基板設計》 資料來源:Source：Semiconductorfabtech.com

結語

SoC是系統整合的完美表現，但它卻必須顛覆傳統的半導體產業生態。相對的SiP則是利用後段的封裝技術將各晶片封裝在一起，但卻能以最小的代價與技術風險將系統整合的精神表現出來，也不會顛覆整個產業生態。除了運用現有的封裝技術發展，我們更期待不斷有新的晶片接合方式、新的堆疊方式及新的整合型基板開發等技術的不斷提出，使SiP不論在體積縮小化或電氣效能的表現上都更上層樓。(本文由鈺橋半導體提供)